неправильная форма CLK на выходе кристалла после post-route симуляции Опции

[ssmokie]

столкнулся с такой проблемой и пока не могу разобраться с ее причинами:
в поведенческой модели все ок - на вход дизайна приходит clock 132МГц, делится на PLL на 2, итого в дизайне используются 132 и 66 МГц.
После подключения в проект сгенерированного net list'a и post-route симуляции на пинах котрые выводят clock'и наружу появляется сигнал некорректной формы- длительность высокого уровня(5нс) больше длительности низкого(3нс)для 132МГц и 9нс и 7нс соответственно для 66МГц.
Также все задержки в симуляторе крактны 1нс.

использую кристал a3pe1500
редактор Advantage 7.0
синтезатор Synplify 8.5
разводчик Actel Designer v6.1
симулятор ModelSim SE PLUS 6.0c

макросы для PLL и пинов генерируются ACTGen Version: 6.1.1.24

[o-henry]

столкнулся с такой проблемой и пока не могу разобраться с ее причинами:
...
Также все задержки в симуляторе крактны 1нс.
...
симулятор ModelSim SE PLUS 6.0c

Не уверен, что поможет, но вдруг:
в modelsim.ini есть строчка с параметром Simulator resolution, попробуйте поменять значение на ps

[sazh]

столкнулся с такой проблемой и пока не могу разобраться с ее причинами:
в поведенческой модели все ок - на вход дизайна приходит clock 132МГц, делится на PLL на 2, итого в дизайне используются 132 и 66 МГц.
После подключения в проект сгенерированного net list'a и post-route симуляции на пинах котрые выводят clock'и наружу появляется сигнал некорректной формы- длительность высокого уровня(5нс) больше длительности низкого(3нс)для 132МГц и 9нс и 7нс соответственно для 66МГц.
Также все задержки в симуляторе крактны 1нс.

использую кристал a3pe1500
редактор Advantage 7.0
синтезатор Synplify 8.5
разводчик Actel Designer v6.1
симулятор ModelSim SE PLUS 6.0c

макросы для PLL и пинов генерируются ACTGen Version: 6.1.1.24

Ну и что в этом плохого. Период же требуемый.
А если скважность 2 нужнаЮ можно удвоенную частоту получить и делить на триггере на 2.

[ssmokie]

Не уверен, что поможет, но вдруг:
в modelsim.ini есть строчка с параметром Simulator resolution, попробуйте поменять значение на ps

не помогло, так же поменял директивы для симулятора в редакторе (тоже поставил 1ps/1ps)
всеравно все сигналы в ModelSim меняются дискретно с шагом 1нс.

Ну и что в этом плохого. Период же требуемый.
А если скважность 2 нужнаЮ можно удвоенную частоту получить и делить на триггере на 2.

да период требуемый, но на PLL можно задать сдвиг частот относительно др др, что для данного дизайна принципиально, + уровень 66МГц используется на входе асинхронного элемента, где формируется управляющий(мультиплексирующий) сигнал идущий на другой кристалл, в котором в свою очередь участвует в асинхронном разрешении вывода.. те неравная длительность уровней клока мне вообще не в кассу..
попробую с триггером конечно.

[sazh]

да период требуемый, но на PLL можно задать сдвиг частот относительно др др, что для данного дизайна принципиально,

Вы же по одному фронту работаете, сдвиг никуда не денется.

[DmitryR]

Также все задержки в симуляторе крактны 1нс.

SDF не забыли прикрутить?

[ssmokie]

SDF не забыли прикрутить?

нет

[ssmokie]

Ну и что в этом плохого. Период же требуемый.
А если скважность 2 нужнаЮ можно удвоенную частоту получить и делить на триггере на 2.

делением на триггере тоже получился кривой Clk..значит что-то не то делаю с симулятором..

[ssmokie]

разобрался с дискретностью - как обычно глупая ошибка:
при запуске ModelSim из редактора, выпадает окошко, в котором необходимо выбрать дискрет сетки, изменил на ps, все ок.., при этом ModelSim смотрит сначала на этот параметр, а .ini файл игнорирует, так же игнорирует директивы в редакторе и свои настройки когда проект уже загружен.
будте внимательны, коллеги.
спасибо

[ssmokie]

Форма частоты на выходе кривилась из-за не равного времени нарастающего фронта и спадающего! здесь оказалось все честно.
После изменения разрядности сетки разница между низким и высоким фронтом сократилась до ~0.5нс, что вполне приемлимо.
тема закрыта