столкнулся с такой проблемой и пока не могу разобраться с ее причинами:
в поведенческой модели все ок - на вход дизайна приходит clock 132МГц, делится на PLL на 2, итого в дизайне используются 132 и 66 МГц.
После подключения в проект сгенерированного net list'a и post-route симуляции на пинах котрые выводят clock'и наружу появляется сигнал некорректной формы- длительность высокого уровня(5нс) больше длительности низкого(3нс)для 132МГц и 9нс и 7нс соответственно для 66МГц.
Также все задержки в симуляторе крактны 1нс.
использую кристал a3pe1500
редактор Advantage 7.0
синтезатор Synplify 8.5
разводчик Actel Designer v6.1
симулятор ModelSim SE PLUS 6.0c
макросы для PLL и пинов генерируются ACTGen Version: 6.1.1.24
Полная версия этой страницы: неправильная форма CLK на выходе кристалла после post-route симуляции
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(ssmokie @ Jun 20 2008, 10:18) 
столкнулся с такой проблемой и пока не могу разобраться с ее причинами:
...
Также все задержки в симуляторе крактны 1нс.
...
симулятор ModelSim SE PLUS 6.0c
...
Также все задержки в симуляторе крактны 1нс.
...
симулятор ModelSim SE PLUS 6.0c
Не уверен, что поможет, но вдруг:
в modelsim.ini есть строчка с параметром Simulator resolution, попробуйте поменять значение на ps
Цитата(ssmokie @ Jun 20 2008, 11:18)
столкнулся с такой проблемой и пока не могу разобраться с ее причинами:
в поведенческой модели все ок - на вход дизайна приходит clock 132МГц, делится на PLL на 2, итого в дизайне используются 132 и 66 МГц.
После подключения в проект сгенерированного net list'a и post-route симуляции на пинах котрые выводят clock'и наружу появляется сигнал некорректной формы- длительность высокого уровня(5нс) больше длительности низкого(3нс)для 132МГц и 9нс и 7нс соответственно для 66МГц.
Также все задержки в симуляторе крактны 1нс.
использую кристал a3pe1500
редактор Advantage 7.0
синтезатор Synplify 8.5
разводчик Actel Designer v6.1
симулятор ModelSim SE PLUS 6.0c
макросы для PLL и пинов генерируются ACTGen Version: 6.1.1.24
в поведенческой модели все ок - на вход дизайна приходит clock 132МГц, делится на PLL на 2, итого в дизайне используются 132 и 66 МГц.
После подключения в проект сгенерированного net list'a и post-route симуляции на пинах котрые выводят clock'и наружу появляется сигнал некорректной формы- длительность высокого уровня(5нс) больше длительности низкого(3нс)для 132МГц и 9нс и 7нс соответственно для 66МГц.
Также все задержки в симуляторе крактны 1нс.
использую кристал a3pe1500
редактор Advantage 7.0
синтезатор Synplify 8.5
разводчик Actel Designer v6.1
симулятор ModelSim SE PLUS 6.0c
макросы для PLL и пинов генерируются ACTGen Version: 6.1.1.24
Ну и что в этом плохого. Период же требуемый.
А если скважность 2 нужнаЮ можно удвоенную частоту получить и делить на триггере на 2.
Цитата(o-henry @ Jun 20 2008, 11:50)
Не уверен, что поможет, но вдруг:
в modelsim.ini есть строчка с параметром Simulator resolution, попробуйте поменять значение на ps
в modelsim.ini есть строчка с параметром Simulator resolution, попробуйте поменять значение на ps
не помогло, так же поменял директивы для симулятора в редакторе (тоже поставил 1ps/1ps)
всеравно все сигналы в ModelSim меняются дискретно с шагом 1нс.
Цитата(sazh @ Jun 20 2008, 12:11)
Ну и что в этом плохого. Период же требуемый.
А если скважность 2 нужнаЮ можно удвоенную частоту получить и делить на триггере на 2.
А если скважность 2 нужнаЮ можно удвоенную частоту получить и делить на триггере на 2.
да период требуемый, но на PLL можно задать сдвиг частот относительно др др, что для данного дизайна принципиально, + уровень 66МГц используется на входе асинхронного элемента, где формируется управляющий(мультиплексирующий) сигнал идущий на другой кристалл, в котором в свою очередь участвует в асинхронном разрешении вывода.. те неравная длительность уровней клока мне вообще не в кассу..
попробую с триггером конечно.
Цитата(ssmokie @ Jun 20 2008, 13:01)
да период требуемый, но на PLL можно задать сдвиг частот относительно др др, что для данного дизайна принципиально,
Вы же по одному фронту работаете, сдвиг никуда не денется.
Цитата(ssmokie @ Jun 20 2008, 11:18)
Также все задержки в симуляторе крактны 1нс.
SDF не забыли прикрутить?
Цитата(DmitryR @ Jun 20 2008, 16:18)
SDF не забыли прикрутить?
нет
Цитата(sazh @ Jun 20 2008, 12:11)
Ну и что в этом плохого. Период же требуемый.
А если скважность 2 нужнаЮ можно удвоенную частоту получить и делить на триггере на 2.
А если скважность 2 нужнаЮ можно удвоенную частоту получить и делить на триггере на 2.
делением на триггере тоже получился кривой Clk..значит что-то не то делаю с симулятором..
разобрался с дискретностью - как обычно глупая ошибка:
при запуске ModelSim из редактора, выпадает окошко, в котором необходимо выбрать дискрет сетки, изменил на ps, все ок.., при этом ModelSim смотрит сначала на этот параметр, а .ini файл игнорирует, так же игнорирует директивы в редакторе и свои настройки когда проект уже загружен.
будте внимательны, коллеги.
спасибо
при запуске ModelSim из редактора, выпадает окошко, в котором необходимо выбрать дискрет сетки, изменил на ps, все ок.., при этом ModelSim смотрит сначала на этот параметр, а .ini файл игнорирует, так же игнорирует директивы в редакторе и свои настройки когда проект уже загружен.
будте внимательны, коллеги.
спасибо
Форма частоты на выходе кривилась из-за не равного времени нарастающего фронта и спадающего! здесь оказалось все честно.
После изменения разрядности сетки разница между низким и высоким фронтом сократилась до ~0.5нс, что вполне приемлимо.
тема закрыта
После изменения разрядности сетки разница между низким и высоким фронтом сократилась до ~0.5нс, что вполне приемлимо.
тема закрыта
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.