неправильная форма CLK на выходе кристалла после post-route симуляции Опции

[ssmokie]

столкнулся с такой проблемой и пока не могу разобраться с ее причинами:
в поведенческой модели все ок - на вход дизайна приходит clock 132МГц, делится на PLL на 2, итого в дизайне используются 132 и 66 МГц.
После подключения в проект сгенерированного net list'a и post-route симуляции на пинах котрые выводят clock'и наружу появляется сигнал некорректной формы- длительность высокого уровня(5нс) больше длительности низкого(3нс)для 132МГц и 9нс и 7нс соответственно для 66МГц.
Также все задержки в симуляторе крактны 1нс.

использую кристал a3pe1500
редактор Advantage 7.0
синтезатор Synplify 8.5
разводчик Actel Designer v6.1
симулятор ModelSim SE PLUS 6.0c

макросы для PLL и пинов генерируются ACTGen Version: 6.1.1.24