Схема на CycloneII, нарисовал, просьба поглядеть... Опции

[torik]

На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.

Я так и собирался - частоту для SDRAM от PLL, т.к. еще надо будет фазу подстраивать...

Pll работает только от пина(или другого pll), причем каждому pll поставлены в соответствие свом пины. Если на группе сигналов PLL0(С0-С3) заводятся 2 и более тактовых частот, то только одна из них сможет использоваться в скомпенсированном режиме. 1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.

Иными словами, достаточно завести одну чатоту на один из PLL (ну две, чтобы побольше частот можно было получить). А после сформировать частоты одним PLL, разветвить если надо на другие PLL, вывести на пины клока памяти (опять же с внутренним разветвителем) без всяких лишних внешних компонентов. Так?
Неиспользуемые глобальные клоки посадить на GND...

Ясно дело - pll. Но у товарища два корпуса памяти. Может быть четыре.
Разветвлитель клоков от pll на клоки корпусов памяти. А внутри регулятор - но уже относительно блока памяти.

Два корпуса памяти. Опять же внешний разветвитель не хочу, ведь проще внутренним PLL сформировать отдельно частоты для этих памятёв.

[vetal]

Иными словами, достаточно завести одну чатоту на один из PLL (ну две, чтобы побольше частот можно было получить). А после сформировать частоты одним PLL, разветвить если надо на другие PLL, вывести на пины клока памяти (опять же с внутренним разветвителем) без всяких лишних внешних компонентов. Так?

В общем случае - да. Только много тактовых вы все равно не сделаете - линий глобальных может не хватитью

[slog]

1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.

А нельзя ли подробнее? Это из даташита информация? И что будет если один сигнал заведен на входы сразу 4-х PLL? Просто есть готовое устройство где так сделано. И даже еще интереснее, там в разных банках разные VCCIO - для LVDS и для LVTTL, а тактовый сигнал идет один - LVTTL на все банки.

[vetal]

А нельзя ли подробнее? Это из даташита информация? И что будет если один сигнал заведен на входы сразу 4-х PLL? Просто есть готовое устройство где так сделано. И даже еще интереснее, там в разных банках разные VCCIO - для LVDS и для LVTTL, а тактовый сигнал идет один - LVTTL на все банки.

Утверждение относится к внутренностям ПЛИС. Если вы завели один тактовый сигнал внутрь микросхемы, то использовать его сможет только 1 блок PLL. То, что описали вы - 4 разных тактовых сигнала относительно ПЛИС, заведенных на разные пины.

[Iouri]

1. поставьте резистор между 1 ногой осциляторов и VCC33
2. LED лучше развенуть завеси аноды на VCC33
3. лучше исполбзовать отдельные резисторы для LED так в зависемости от их цвета яркость будет разная и придеться подбирать сопративления
4. DD8 pin 8 добаьте кодер 0.1uF
5 p2,3,4,5 DD8 добаьте послдовательны резисторы 22OHM
6. заведите все сигналы LCD на FPGA
7. уберите L7 и соедините земли дорожкой под CODEC
8. Flash Dq, FLASH DQ8 используйте другие пины используйте PLL по назночению
9. SDRAM DQ13, SDRAM 14 тоже самое см [8]
10 SDRAM _CLK должен идти с PLL
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
12. R6, R7, R8... 12K, R12 10K почему? старайтесь использовать меньше разных резисторов 10K тоже подойдет
13. питание PLL нужно использовать отдельный фильтр для каждой PLL. так же советую испоьзовать LDO дляPLL и SMPS для core
14. Decoupling caps количество смотрите по плате т.к. кодесатор предназначеный для FPGA стоящий на растояни 3см бесполезен
15. Decoupling caps for SDRAM на микроне есть app. notes помотрите
16. последовательные резисторы на SDRAM не уверен что нужны, смоделируйте плату в Hyperlinx
17. исочники питания Linear Tech относительно дорогие посмотрите в сторону Sipex/Exar, также не оставляйте висящих пинов подтяните их через резистор куда надо в крайнем случае просто уберете резистор
18. используйте Mentor Graphics Pads или Expedition



удачи

[sazh]

Два корпуса памяти. Опять же внешний разветвитель не хочу, ведь проще внутренним PLL сформировать отдельно частоты для этих памятёв.

Если я правильно понял vetal, от одного pll можно получить только один внешний клок с приемлемым джиттером.
Из чего следует, что перед рисованием схемы желательно промоделировать возможность использования одного или блоков pll и посмотреть на предупреждения синтезатора.

[vetal]

Если я правильно понял vetal, от одного pll можно получить только один внешний клок с приемлемым джиттером.

Не один клок, а от одного клока для одного pll pll0(c0-c3),...,pll3(c12..c15)
Всего 4 группы выводов - по группе на каждый pll. Если сигнал из первой группы завести на pll первой и второй группы - один из pll не сможет захватиться в режиме компенсации. Если все же так завести - то для одного pll придется отключать компенсацию.
В даташите должны быть рисунки и пояснения относительно этого.

Из чего следует, что перед рисованием схемы желательно промоделировать возможность использования одного или блоков pll и посмотреть на предупреждения синтезатора.

Без этого можно поседеть при настройке увидев, что pll не захватывается

[torik]

Насчет PLL - блин, я лучше и правда промоделирую, благо проект более-менее сформировался... Я-то думал что проблема из другой немного области - все равно как видеосигнал подать на две нагрузки по 75Ом. А о PLL я что-то не нашел, что там за входное сопротивление (или 3-е состояние просто)? На крайний случай у меня быть возможность поставить еще генератор , ведь плата вряд ли с первого раза будет "что надо".

Iouri, спасибо, по всем 18 пунктам работаю (п.6 - глюк просто)

[slog]

11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013

+1.
Если соединить ноги CY7C68013 с JTAG выводами FPGA то можно будет программировать FPGA через USB без дополнительного USB-бластера. CY7C68013 сама прикинется USB-бластером. Все что надо для этого лежит тут, на форуме.

[torik]

Блин, у меня быть эти контроллеры даже в наличии. Заманивейшая идея! Но, как я и говорил, чо-то сыкотно
Может ссылочку на обсуждение дадите?

[slog]

Вот в этой теме обсуждалось
http://electronix.ru/forum/index.php?showt...=22611&st=0
Вообщем я повторял. Получилось что мой девайс при подключении к компу по USB видится как "Altera NiosII Evaluation Board" и Quartus нормально шьёт FPGA.
Там же есть вариант и просто с "Altera USB Blaster".

[torik]

1. поставьте резистор между 1 ногой осциляторов и VCC33
2. LED лучше развенуть завеси аноды на VCC33
3. лучше исполбзовать отдельные резисторы для LED так в зависемости от их цвета яркость будет разная и придеться подбирать сопративления
4. DD8 pin 8 добаьте кодер 0.1uF
5 p2,3,4,5 DD8 добаьте послдовательны резисторы 22OHM
6. заведите все сигналы LCD на FPGA
7. уберите L7 и соедините земли дорожкой под CODEC
8. Flash Dq, FLASH DQ8 используйте другие пины используйте PLL по назночению
9. SDRAM DQ13, SDRAM 14 тоже самое см [8]
10 SDRAM _CLK должен идти с PLL
11. для загрузи FPGA и передачи даных посмотрите в сторону Cypress CY7C68013
12. R6, R7, R8... 12K, R12 10K почему? старайтесь использовать меньше разных резисторов 10K тоже подойдет
13. питание PLL нужно использовать отдельный фильтр для каждой PLL. так же советую испоьзовать LDO дляPLL и SMPS для core
14. Decoupling caps количество смотрите по плате т.к. кодесатор предназначеный для FPGA стоящий на растояни 3см бесполезен
15. Decoupling caps for SDRAM на микроне есть app. notes помотрите
16. последовательные резисторы на SDRAM не уверен что нужны, смоделируйте плату в Hyperlinx
17. исочники питания Linear Tech относительно дорогие посмотрите в сторону Sipex/Exar, также не оставляйте висящих пинов подтяните их через резистор куда надо в крайнем случае просто уберете резистор
18. используйте Mentor Graphics Pads или Expedition

1. В даташите на генератор и схемах альтеровских китов, резистор на вх.1(EN) не ставится, т.е. вроде бы и не нужен
2. Какой смысл повернуть диоды "-" к ПЛИС? Вроде бы логично наоборот.
3. Резисторы для LED ставлю отдельные, согласен
4, 5. Тут вопросов впринципе нет
6. Насчет LCD - глюк случился

7. Самый страшный и неясный для меня вопрос. По всем рекомендациям (и неоднократным обсуждениям на форуме) я понял, что надо землю разводить звездой, аналоговую с цифровой соединить под АЦП (он же видеокодек), как вы рекомендуете. И это вроде логично. Но вот в схеме на альтеровскую плту с ниосом земли разделены именно через дросель (наверное бусина пресловутая). Может это сделано из-за того, что иначе на схеме эти земли некорректно соединить?
Связанный вопрос - а ничего, что у меня одна большая цифровая земля на все - и БП и микросхемы, и только полигончик будет для аналоговой земли видеокодека? На тех же схемах китов делают и так и эдак, с рекомендациями вроде тоже все сходится...

8, 9, 10. Понял. Больше ничего не упустил я?

11. Для начала не буду хвататься за все сразу и воспользуюсь USB Blaster, стоит всего 60$
12. Номенклатуру резисторов и прочего по возможности минимизирую обязательно...
13. Про PLL уже говорили, сделаню.
18. Используем Altium. Ментор и прочие отпадают, ибо на предприятии принят именно PCAD/Altium.

[Iouri]

1. для призводства иногда надо отключать генератор чтобы не резать PCB подается "0" на 1 ногу генератора
2 max current для транзистора между землей и пином обычно в 10 раз больше чем VCC и пином
7. разделение земель очень тонкий вопрос. если чесно я стараюсь бусины или 0 OHM никогда не использовать, далее если плата 6+слоев и правельно сделаны decoupling caps, и stackup то в вашем случае земли я бы не разделял вобще так как у вас очень маленькая аналоговая часть, токая дорожка под CODEC создает индуктивность в результвте нарушается распределеная емкость между VCC and GND слоями, что может привести к увеличению EMI/EMC сам нескоько раз сталкивался
11. вы делаете поделку или промышленый образец зачем вашим покупателям платить по $60 за USB Blaster и устанавливать Quartus продумывайте устройство заранее, если хотитие blaster то поставьте перемычки на MSEL pins и header на JTAG
12 поделка или пром образец???
18. посмотрите на местном FTP. Huperlinx нужен обязательно потратьте 1 день сейчас но сэкономьте недели отладки, потом вам начальство будет парить мозги если что то не работает

удачи!!!!

P.S. Stack up уже прдумали? какая минимальная толщиа дорожки?

[torik]

12. Пром. образец. Потому и не хочу встраивать програматор - он же лишний, удорожает систему. Заказчику не придется ничего програмировать.
1, 2. Понятно теперь...
11. А перемычки на MSEL для чего?

ЗЫ: decoupling caps - это как я понял развязывающие конденсаторы (блин, зачем по-английски-то, мы же русские ). Их как я понимаю чем больше тем лучше + правильно развести/установить - как написано в рекомендациях.
А что же, простите, такое stackup?
И что бы можно почитать про Huperlinx - зачем и с чем его едят...

[Kuzmi4]

2 torik - есть подборочка материалов, могу слить на мыло (метров 40 - лабы там, доки менторовские и переведённые тож - короче много чего). Сам по ним в своё время разбирался с HL.