Два NIOSII в одном камне, есть вопросы.. Опции

[Kuzmi4]

Здравствуйте.

Есть у меня периферийка, сигналы в неё должны заводится от AD9220 - пока нет под рукой.
Но очень хочется попробовать. Потому пришля в голову идея - в камень можно впихануть есчё 1 NIOSII - и он будет эмулировать AD9220 (изврат наверно конечно ).
Имеется в наличии - DK-CYCII-2C20N.
Думаю реализовать так - 1-й NIOSII - дать ему SRAM, 2-й NIOSII ( с подопытной периферией ) - дать ему SDRAM. Однако есть один момент , который вызывает у меня сомнения - на лапу L1 заводится клок 50МГц - его я и собираюсь брать для тактирования 2-х систем.
2-й (тестовый) NIOSII планируется разогнать до 100МГц, чтоб проверить как пеиферия будет себя чувствовать - не провтыкаля ли я где.
1-й NIOSII - так же нужно будет разогнать - чтоб посмотреть в эксперименте - как себя будет чувствовать периферийка не только на 10МГц, но и на 20~40 ( для AD9240 камня например, выше пока смысла нету).
На плате есть GPIO0/1 - вот через них и соединю: 0-й-> вывод данных, 1-й-> ввод.
Потому хочу поставить на оба ниоса PLL - однако я пока не сильно шарю в этих PLL , потому и возникают вопросы.
Планирую взять тактовую для 2-х PLL c L1 ( распаралелить ) - тут меня никаких сюрпризов не будет подстерегать ??
Далее - у PLL будет 2 выхода - 1 на NIOSII а 1-н на память(для NIOSII с SRAM - там 1 выход с PLL будет - SRAM то тактировать не надо ) - тут вроде всё верно.
И как будет себя чувствовать системы в 1-м камне с разными частотами ?? Не сильно будет их плющить ?? Или сразу всё запустить на 100Мгц а там уже программно контролировать, когда выдавать данные, хотя тут могут быть биения - тоже не очень приятная штука..

[DmitryR]

Есть у меня периферийка, сигналы в неё должны заводится от AD9220 - пока нет под рукой.
Но очень хочется попробовать. Потому пришля в голову идея - в камень можно впихануть есчё 1 NIOSII - и он будет эмулировать AD9220 (изврат наверно конечно ).

Конечно изврат. Напишите модель AD9220 на VHDL или Verilog и пристегните снаружи к модели проектируемого устройства - вы сможете отладить все, включая тайминги приблизительно.

[Kuzmi4]

В смысле в Modelsim`е провернуть это всё ?

Не особо как то люблю симуляции - хотелось бы в железе...

меня тут в этой реализации смущает распараллеливание clk с лапы L1 на 2-ва Pll`а. НУ и ессно биения... Может у кого есть какие идеи или наработки - всмысле пробовал уже кто 2 ниоса в одном флаконе ?

[vetal]

clk с лапы L1 на 2-ва Pll`а.

Формируйте сигналы от одного pll.

[Kuzmi4]

2 vetal - тобто приблизительно таким вот образом

??
А PLL потянет такую нагрузку ??

[vetal]

А PLL потянет такую нагрузку ??

эмм...А причем тут нагрузка? На 20000 LE тянет, а 2*10000 не потянет?
Если pll поддерживает 3 выхода - значит можно использовать, а не придумывать небылицы про нагрузки !

[Kuzmi4]

2 vetal - я ж писал, что для меня PLL тёмный лес, оттого и вопросы такие..
Спасибо в обсчем , буду пробовать..

А как быть в случае когда нужно 4 вывода с плл а в наличии тольоко 3 ??

[vetal]

Это заметно
Просто вы смешиваете в одну кучи физические процессы на печатных платах и внутри плис. Все, что внутри ПЛИС - темный лес, в котором все учтено и пользователя туда не пускают

[DmitryR]

В смысле в Modelsim`е провернуть это всё ?

Не особо как то люблю симуляции - хотелось бы в железе...

Дело в том, что захват высокоскоростного сигнала внутри ПЛИС и извне будут существенно отличаться (потому что тайминги буферов ввода-вывода существенно отличны от таймингов ядра), поэтому внутри вы сможете отладить только логику, а ее тоже гораздо быстрее и проще отладить на симуляторе, с примерно той же степенью достоверности.

Потом, вот сделаете вы два процессора, выяснится, что схема захвата не работает. Отлаживать как будете, прямо на кристалле через SignalTap, каждый раз все пересинтезируя? Ну не делают так.

[Kuzmi4]

2 DmitryR - перифеийку с враппером уже в квартусе отточил - вроде всё верно. Вот и хочу посмоотреть на железе.
На счёт

..схема захвата не работает..

Работает - прочерял - симулил всмысле уже

[Kuzmi4]

2 DmitryR - кстати , недавно встал тут вопрос на счёт полноценной отладки ниоса - попробовал сигнал тап - интересно, как осцилом потыкаться внутри кристала.
Но вы писали , что обычно не делают так.
Хотелось узнать причины - почему, и какая есть этому разумная альтернатива ??
Подозреваю - моделсим...

[shenick]

2 DmitryR - кстати , недавно встал тут вопрос на счёт полноценной отладки ниоса - попробовал сигнал тап - интересно, как осцилом потыкаться внутри кристала.
Но вы писали , что обычно не делают так.
Хотелось узнать причины - почему, и какая есть этому разумная альтернатива ??
Подозреваю - моделсим...

Лучшее что можно сделать, это поюзать лэй да и то это может только добавить неразберихи... Ниос полноценно отладить можно только в железяке и никак иначе(с оговорками разумеется, но если он должен что-то принимать и передавать используя внешнюю обвеску то только в железяке).

Разумной альтернативы тоже нету.
"Мучиться, мучиться и ещё раз мучиться товарисчи" (с).

Самое главное правильно определить точки соприкосновения между Ниосом и схемой. Потом поэтапно подключать в программе обработку переферии, контролируя всё это через лэй. Если это не получится - всё пропало.

Как только добавится ещё один процессор сложность отладки можно возводить в квадрат, особенно если между ними нужно переливать большие объёмы данных. Если встанет такая задача можете попробовать потрусить Adv... может ответит