Да, поскольку все плохо, есть вопрос. Можно ли все отладить на ПЛИСине, пиша просто на верилоге, а потом просто взять и перекинуть кусок на CPLD? Понятно что не используя FIFO, PLL итд. В общем для CPLD можно точно также как и для FPGA писать?
Группа: Участник
Сообщений: 306
Регистрация: 11-11-04
Из: Москва
Пользователь №: 1 106
По-другому все равно не получится=) Разницы никакой, главное чтобы времянка не подвела. Иногда, правда, CPLD по скорости даже быстрее. Да и в 100 раз при отладке вполне уложиться можно, а по своему опыту скажу, что M-II терпит и гораздо большее количество циклов. Точно какое, правда, не считал.
Для того чтобы тестбенч написать, нужно точно знать как железка работает.
Для того, что бы написать прошивку CPLD, управляющую этой железкой, НЕОБХОДИМО это знать (как она работает) Конечно все на модели не отладишь, но процентов на 80-90% вполне можно
Группа: Свой
Сообщений: 3 615
Регистрация: 12-01-09
Из: США, Главное разведовательное управление
Пользователь №: 43 230
Цитата(XVR @ Jun 16 2010, 12:54)
Для того, что бы написать прошивку CPLD, управляющую этой железкой, НЕОБХОДИМО это знать (как она работает) Конечно все на модели не отладишь, но процентов на 80-90% вполне можно
Если есть тестбенчи всей периферии, и они заведомо верные, то можно и на 100%.