реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Многослойные ИС
Lyubimov
сообщение Jun 2 2011, 03:35
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 56
Регистрация: 16-04-11
Пользователь №: 64 408



Здравствуйте!

Хотел поинтересоваться, возможно ли создание многослойных ИС? Тоесть последовательное наращивание функциональных полупроводниковых слоёв, чередующихся со слоями разводки и изоляции. В таком случае можно было бы сократить длину некоторых сигнальных линий между её структурными элементами.
Go to the top of the page
 
+Quote Post
cdsinit
сообщение Jun 2 2011, 04:58
Сообщение #2


Участник
*

Группа: Свой
Сообщений: 74
Регистрация: 22-12-08
Из: Москва
Пользователь №: 42 669



Похоже на то, что наращивание дает неважные результаты, в большинстве многослойных схем на каждый слой идет своя подложка.
Ниже приведен пример трехмерной схемы фотосенсора со всроенным процессором.

A mixed analog/digital asynchronous processor for cortical computations in 3D SOI-CMOS
ABSTRACT
We present a system level architecture for a scalable, mixed-signal, asynchronous processor, aimed at cortical computations. The design has been implemented in MIT Lincoln Lab's three-tier SOI-CMOS 0.18mum digital process. The main circuits are distributed in the two tiers; an asynchronous address-event based read/write middle tier and an odd symmetric spatial filter (8 orientations) on the bottom tier. The top tier includes a photosensitive pixel array (64times64) to facilitate testing and characterization of the system. A highspeed 2-phase asynchronous chip-to-chip communication protocol is built-in to facilitate system scalability


Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
Lyubimov
сообщение Jun 2 2011, 08:25
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 56
Регистрация: 16-04-11
Пользователь №: 64 408



А в России есть центр, где занимаются подобными проблемами?
Go to the top of the page
 
+Quote Post
BarsMonster
сообщение Jun 2 2011, 12:36
Сообщение #4


Местный
***

Группа: Свой
Сообщений: 479
Регистрация: 8-03-10
Из: Россия, Москва
Пользователь №: 55 849



В случае низкотемпературных процессов (например TFT на аморфном кремнии) этих слоев в принципе можно вырастить хоть тыщу, проблема в том, что транзисторы уж больно хреновые выходят.

Производство злых и быстрых транзисторов требует высокотемпературных операций, где нижние слои будут необратимо разрушаться (джедаи могут использовать импульсную обработку лазером, когда нижние слои не успеют нагреться).

Другой путь - травить сквозные дырки в кристалле, если вафля тонкая (100um) то вполне реально - это где-то уже видел сделали.


--------------------
Потроха микросхем: zeptobars.ru
Go to the top of the page
 
+Quote Post
Lyubimov
сообщение Jun 2 2011, 13:19
Сообщение #5


Участник
*

Группа: Участник
Сообщений: 56
Регистрация: 16-04-11
Пользователь №: 64 408



А где можно посмотреть как реализован последний вариант?
Go to the top of the page
 
+Quote Post
BarsMonster
сообщение Jun 2 2011, 16:39
Сообщение #6


Местный
***

Группа: Свой
Сообщений: 479
Регистрация: 8-03-10
Из: Россия, Москва
Пользователь №: 55 849



Цитата(Lyubimov @ Jun 2 2011, 16:19) *
А где можно посмотреть как реализован последний вариант?


Google: through-wafer via


--------------------
Потроха микросхем: zeptobars.ru
Go to the top of the page
 
+Quote Post
Lyubimov
сообщение Jun 2 2011, 17:46
Сообщение #7


Участник
*

Группа: Участник
Сообщений: 56
Регистрация: 16-04-11
Пользователь №: 64 408



Спасибо. Значит можно сделать каждый блок на своей подложке по этой технологии. А потом соединять их между собой. Причём соединять не при помощи проводов, а прямым контактом.
Go to the top of the page
 
+Quote Post
cdsinit
сообщение Jun 2 2011, 18:02
Сообщение #8


Участник
*

Группа: Свой
Сообщений: 74
Регистрация: 22-12-08
Из: Москва
Пользователь №: 42 669



Есть еще вариант с емкостной связью:

3-D Capacitive Interconnections for Wafer-Level and Die-Level Assembly
... They show a maximum communication bandwidth of 1.23 Gb/s, leading to a throughput per area of 19 Mb/s/um2 with an energy consumption of 0.14 mW/Gb/s ...
Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
Lyubimov
сообщение Jun 2 2011, 18:47
Сообщение #9


Участник
*

Группа: Участник
Сообщений: 56
Регистрация: 16-04-11
Пользователь №: 64 408



Цитата(cdsinit @ Jun 3 2011, 00:02) *
Есть еще вариант с емкостной связью:

3-D Capacitive Interconnections for Wafer-Level and Die-Level Assembly
... They show a maximum communication bandwidth of 1.23 Gb/s, leading to a throughput per area of 19 Mb/s/um2 with an energy consumption of 0.14 mW/Gb/s ...


Но так, кажется, можно только два слоя получить. А откуда вы обо всём узнаёте?

Сообщение отредактировал Lyubimov - Jun 2 2011, 18:48
Go to the top of the page
 
+Quote Post
cdsinit
сообщение Jun 3 2011, 04:18
Сообщение #10


Участник
*

Группа: Свой
Сообщений: 74
Регистрация: 22-12-08
Из: Москва
Пользователь №: 42 669



Цитата(Lyubimov @ Jun 2 2011, 22:47) *
Но так, кажется, можно только два слоя получить. А откуда вы обо всём узнаёте?

Да, только два. Но зато не требуется электрическое соединение, достаточно положить одно на другое.

О многих достижениях развитых стран в области электроники можно узнать в журналах IEEE.
Если эта информация нужна для работы, наверное стоит подписаться, оно себя оправдает.
Некоторые сборники статей можно найти на всем известном торрент-трекере.
Go to the top of the page
 
+Quote Post
alexunder
сообщение Jun 3 2011, 05:48
Сообщение #11


unexpected token
****

Группа: Свой
Сообщений: 899
Регистрация: 31-08-06
Из: Мехелен, Брюссель
Пользователь №: 19 987



Цитата(BarsMonster @ Jun 2 2011, 16:36) *
Другой путь - травить сквозные дырки в кристалле, если вафля тонкая (100um) то вполне реально - это где-то уже видел сделали.


небольшое уточнение в посту BarsMonster.
Дырки под межчиповые via вытравливают и в относительно толстом кремнии (525 мкм), к примеру, для мощных транзисторов на GaN (выращенном на кремнии). Сухое травление, очень долго и в жуткой плазме.


--------------------
А у тебя SQUID, и значит, мы умрем.
Go to the top of the page
 
+Quote Post
dvladim
сообщение Jun 4 2011, 19:05
Сообщение #12


Знающий
****

Группа: Свой
Сообщений: 654
Регистрация: 24-01-07
Из: Воронеж
Пользователь №: 24 737



Цитата(Lyubimov @ Jun 2 2011, 22:47) *
Но так, кажется, можно только два слоя получить. А откуда вы обо всём узнаёте?

Не только два, и поищите по словам Through silicon via (TSV).
Go to the top of the page
 
+Quote Post
Lyubimov
сообщение Jun 5 2011, 13:37
Сообщение #13


Участник
*

Группа: Участник
Сообщений: 56
Регистрация: 16-04-11
Пользователь №: 64 408



Спасибо за помощь, буду искать
Go to the top of the page
 
+Quote Post
alexunder
сообщение Jun 6 2011, 08:47
Сообщение #14


unexpected token
****

Группа: Свой
Сообщений: 899
Регистрация: 31-08-06
Из: Мехелен, Брюссель
Пользователь №: 19 987



Маленькая презентация на тему 3D интеграции и TSV. Есть кое-какие цифры...
Прикрепленные файлы
Прикрепленный файл  3_________________.pdf ( 1.72 мегабайт ) Кол-во скачиваний: 274
 


--------------------
А у тебя SQUID, и значит, мы умрем.
Go to the top of the page
 
+Quote Post
Sanyao
сообщение Jun 12 2011, 19:01
Сообщение #15


Местный
***

Группа: Свой
Сообщений: 236
Регистрация: 4-07-05
Из: Подмосковье
Пользователь №: 6 521



На конференции DATE2011 (date-conference.com) широко обсуждалась технология TSV.
Посмотрите программку (http://www.date-conference.com/files/file/date11/DATE11-Advance-Programme.pdf) - может что заинтересует. У меня есть диск с материалами конференции.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd June 2025 - 04:22
Рейтинг@Mail.ru


Страница сгенерированна за 0.01486 секунд с 7
ELECTRONIX ©2004-2016