Здравствуйте!

Хотел поинтересоваться, возможно ли создание многослойных ИС? Тоесть последовательное наращивание функциональных полупроводниковых слоёв, чередующихся со слоями разводки и изоляции. В таком случае можно было бы сократить длину некоторых сигнальных линий между её структурными элементами.

Похоже на то, что наращивание дает неважные результаты, в большинстве многослойных схем на каждый слой идет своя подложка.
Ниже приведен пример трехмерной схемы фотосенсора со всроенным процессором.

A mixed analog/digital asynchronous processor for cortical computations in 3D SOI-CMOS
ABSTRACT
We present a system level architecture for a scalable, mixed-signal, asynchronous processor, aimed at cortical computations. The design has been implemented in MIT Lincoln Lab's three-tier SOI-CMOS 0.18mum digital process. The main circuits are distributed in the two tiers; an asynchronous address-event based read/write middle tier and an odd symmetric spatial filter (8 orientations) on the bottom tier. The top tier includes a photosensitive pixel array (64times64) to facilitate testing and characterization of the system. A highspeed 2-phase asynchronous chip-to-chip communication protocol is built-in to facilitate system scalability

А в России есть центр, где занимаются подобными проблемами?

В случае низкотемпературных процессов (например TFT на аморфном кремнии) этих слоев в принципе можно вырастить хоть тыщу, проблема в том, что транзисторы уж больно хреновые выходят.

Производство злых и быстрых транзисторов требует высокотемпературных операций, где нижние слои будут необратимо разрушаться (джедаи могут использовать импульсную обработку лазером, когда нижние слои не успеют нагреться).

Другой путь - травить сквозные дырки в кристалле, если вафля тонкая (100um) то вполне реально - это где-то уже видел сделали.

А где можно посмотреть как реализован последний вариант?

Google: through-wafer via

Спасибо. Значит можно сделать каждый блок на своей подложке по этой технологии. А потом соединять их между собой. Причём соединять не при помощи проводов, а прямым контактом.

Есть еще вариант с емкостной связью:

3-D Capacitive Interconnections for Wafer-Level and Die-Level Assembly
... They show a maximum communication bandwidth of 1.23 Gb/s, leading to a throughput per area of 19 Mb/s/um2 with an energy consumption of 0.14 mW/Gb/s ...

Но так, кажется, можно только два слоя получить. А откуда вы обо всём узнаёте?

Да, только два. Но зато не требуется электрическое соединение, достаточно положить одно на другое.

О многих достижениях развитых стран в области электроники можно узнать в журналах IEEE.
Если эта информация нужна для работы, наверное стоит подписаться, оно себя оправдает.
Некоторые сборники статей можно найти на всем известном торрент-трекере.

небольшое уточнение в посту BarsMonster.
Дырки под межчиповые via вытравливают и в относительно толстом кремнии (525 мкм), к примеру, для мощных транзисторов на GaN (выращенном на кремнии). Сухое травление, очень долго и в жуткой плазме.

Не только два, и поищите по словам Through silicon via (TSV).

Спасибо за помощь, буду искать

Маленькая презентация на тему 3D интеграции и TSV. Есть кое-какие цифры...

На конференции DATE2011 (date-conference.com) широко обсуждалась технология TSV.
Посмотрите программку (http://www.date-conference.com/files/file/date11/DATE11-Advance-Programme.pdf) - может что заинтересует. У меня есть диск с материалами конференции.