Трассировка DDR-2 Опции

[mebious]

Доброго времени суток!
Вот столкнулся с проблемой трассировки интерфейса DDR-2 памяти, в частности вопрос - так как линии адреса и контроля (A0-A13, RAS, CAS, BA0-BA2 и др.) относятся к классу SDR, нужно ли их уравновешивать по "клоку" относительно длины проводников?

Заранее благодарен за помощь!

[Uree]

Больше даже на 3-х кратный зазор похоже. Поэтому можно начинать спорить, называть ли такую пару сильно связаной, или это уже слабо связаная

[Ant_m]

Больше даже на 3-х кратный зазор похоже. Поэтому можно начинать спорить, называть ли такую пару сильно связаной, или это уже слабо связаная

Проводник 0,12 зазор 0,3.

можно начинать спорить, называть ли такую пару сильно связаной, или это уже слабо связаная

А вот вопрос(ко всем), можно ли вообще считать пару сильносвязанной если она лежит над плоскостью земли и часть поля (причем значительная) замыкается на землю, а не на оппозитный проводник? В 90% случаев все платы такие. Я думаю - нет

Кстати, фирма PMC sierra в своих рекомендациях, для SONET/SDH игрушек, требует выдерживать импеданс проводников в паре 50Ом. А про дифф. импеданс не говорит ничего

[vicnic]

Проводник 0,12 зазор 0,3.


А вот вопрос(ко всем), можно ли вообще считать пару сильносвязанной если она лежит над плоскостью земли и часть поля (причем значительная) замыкается на землю, а не на оппозитный проводник? В 90% случаев все платы такие. Я думаю - нет

Кстати, фирма PMC sierra в своих рекомендациях, для SONET/SDH игрушек, требует выдерживать импеданс проводников в паре 50Ом. А про дифф. импеданс не говорит ничего

Мне кажется надо плясать от основ теории: влияют ли параметры одного проводника на характеристику соседнего проводника?
Если да и это надо учитывать, то исходим из того, что тесно связаны.
Банально: главное - нет единой рекомендации, каждый работает с конкретной микросхемой, смотрит принцип работы и рекомендации.
Отсюда строит свой проект.

[Dimmix]

Подскажите однако, кроме картинок сами проекты поиметь возможно или они засекречены

[Yra]

Моделили в гиперлинке свои шинки? IBIS - моделью на DDR2 (желательно на Micron MT47 ) поделитесь. Не могу выковорить с нета эту ибис модельку. Поэтому и замоделить не могу. Модели других микросхем подсовываю (sdram, ПЛИС ) - ересь получается.

[cioma]

Вам для какой микросхемы конкретно IBIS-модель нужна?
Если на сайте Micron нет, то искать где-либо еще смысла нет, проще использовать модель от другой подобной микросхемы от Micron.

[Yra]

Я уже нашел (пришлось написать в службу поддержки micron). Теперь непонятно что с результатами моделирования делать (667 МГц). Замоделил системную шину в обеих направлениях: тестовый сигнал - меандрообразный (что неправильно в принципе т.к. в реале на шине сигнал недетерминированный и спектр у него другой...). Получил вроде гладенький сигнал на входе микросхем (в области неопределённости это особенно приятно). Есть руководство с картинками: чего следует ожидать от DDR2 1,8 В на 667 МГц? Особенно интересует моделирование и анализ глазковых диаграмм для всей шины одновременно. Как распознать опасность? То есть интересуют критерии настройки размеров глаза (шестиугольника, вписанного в глазковую диаграмму)?

[cioma]

Ну для DDR2 вроде все несколько проще, с точки зрения целостности сигналов нужно чтобы фронт монотонно перешел через Vihac/Vilac и затем оставался в пределах Vihdc/Vildc. Конечно чтобы выбросов больших напряжения открывания защитных диодов не было, чтобы были мотонотонные фронты. Для этой задачи меандр максимально возможной частоты подходит идеально.

А с точки зрения времянки, то там нужно смотреть на возможности как контроллера памяти так и самой памяти.

Например в HyperLynx можно посмотреть как целостность сигналов так и промоделировать временные задержки.

[Zandy]

Дампинг-резистор (22 Ом). Где устанавливать? Т. е. в какое место трассы ставить? Доки говорят, что в шине адресов ставить надо около процессора, а в шине данных около микросхем памяти. У меня микросхемы памяти стоят рядом с процессором. Поэтому вышеупомянутое понятие получается довольно-таки размытым. Насколько все это критично? А вопрос вот еще в чем. Выравнивание длин трасс необходимо до и после резистора? Или важно обеспечить выравнивание общей длины трасс не взирая на местоположение резистора? Только не отсылайте к моделированию, как к критерию истины. Моделировать я наверное буду конечно, но после того, как плата будет разведена. Каждый чих проверять моделированием наверное неверный подход.

[Uree]

В общем случае последовательные резисторы нужно ставить как можно ближе к источнику сигнала. Для адресных линий это возле процессора. Для линий данных тяжелее, потому как они двунаправленные и тут тот случай когда нужно моделить - какому из драйверов согласованее критичнее, к тому ближе и ставить.
Правда непонятно при чем тут DDR2, там последовательное согласование как правило не нужно вообще.

[Zandy]

Правда непонятно при чем тут DDR2, там последовательное согласование как правило не нужно вообще.

Как не нужно? Почему в доках ничего про это нет? Т. е. там нет категоричного ставить или нет. Чем руководствоваться, чтобы не ставить?

[Uree]

Да именно тем, что нигде не указано, что обязательно нужно ставить А зачем лишние компоненты на плате? Единственное, что требуется в ДДР2, это терминаторы на адресных линиях. И то, есть дизайны, где после проверки даже от них отказывались. Получалась вообще память, в которой только один резистор - в точке разветвления клока.

[dmitry-tomsk]

Подскажите,пожалуйста,почему на ODT и CKE не ставят терминаторы (DDR3) ?