|
|
|
Прошу дать оценку трассировки, DDR3 и Ethernet 1G |
|
|
|
Aug 19 2016, 22:42
|
Частый гость
Группа: Свой
Сообщений: 105
Регистрация: 10-03-08
Из: Helsinki
Пользователь №: 35 763
|
Добрый день, коллеги. Если есть возможность, покритикуйте, пожалуйста, трассировку Zynq-DDR3 (2 чипа), и взгляните на Ethernet. Основной интерес, конечно, к DDR3. Сразу структурирую некоторые моменты по дизайну, которых придерживался: - Два чипа, топология Fly-By, после последнего чипа стоят терминаторы на всех линиях группы ADDR/CTRL. - Процесс выглядел так: все линии группы ADDR/CTRL подводились к первой микросхеме, затем выравнивались. После чего тянулись ко второй микросхеме и снова выравнивались. Для некоторых линий в группе можно видеть "бесполезный" прыжок на слой TOP (красный) и переход обратно - это для выравнивания по высотам и по временам распространения в слоях, т.е. все линии делают одинаковое кол-во переходов на одинаковые слои и занимают на них почти одинаковое расстояние. - В каждом байтлайне применялся бит-свопинг, но первые биты (0, 8, 16, 24) оставались на своих местах. - Сиганлы выровнены в пределах байтлайна. - Импеданс диффпар 75.8/80.8 Ом для внутренних и внешних слоев соответственно. - Импеданс single-ended линий 40.2/47 Ом для внутренних и внешних слоев соответственно. - Конечно, каждый сигнальный слой опирается на плейн. - Препрег между GND и PWR плейнами 100 микрон. - Выравнивания между последним чипом и терминатором не выполнялось: логика подсказывает, что этого делать вовсе не обязательно, ведь в сущности нет разницы, сколько времени сигнал будет бежать от последнего чипа до терминатора. Или я не прав? - К сожалению, пришлось не очень красиво поступить с клоком - на суммарной дистанции 7мм проводники пары расходятся с 0.1 до 0.6мм (см. картинку в аттаче). Насколько это может быть критично? Схема питания DDR3 еще не доведена до ума, туда можно особо не смотреть. Ethernet же закончен полностью. В целом, серьезных подлянок от дизайна не жду, поскольку довольно строго соблюдал требования, но буду очень, очень признателен за любые советы/оценку. Если кому лень качать архив, дополнил пост скриншотами. Спасибо!
Сообщение отредактировал UnDerKetzer - Aug 19 2016, 22:52
Эскизы прикрепленных изображений
|
|
|
|
|
Aug 20 2016, 01:05
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Как и ожидалось в этой теме, речь идет именно о сферическом дизайне в вакууме . Сразу видно что ддр3 и выравниванием до этого не занимались серьезно- но пока от подробных комментариев воздержусь: очень интересно послушать некоторых местных гур. Между тем, советую вам ознакомится со следующим: - пару тройку гайдов по разводке ддр3. Если мне не изменяет память у того же псб технолоджи был перевод презентации от кайденса, где была также очень доступная информация по организации сигнальных слоев и порядке их чередования. Клоки у вас это нечто - расчет зазоров между проводниками в хайспидах. В частности применительно к ддр3 - изучите документацию по разводке гигабитных физиков, например этот. Объект интереса- 8ми слойный стек и разводка участка "физик-проц". - изучите собственно технику создания меандров, в частности то какая геометрия должны быть у сегментов меандра(соотношения). Выравнивание сделано(как и использование свободного места) очень криво. Пока что приведенная вами платка мягка говоря ни о чем. Напоследок вопрос: а где такие кривые футпринты нашли? Также хотелось бы получить отдельный ваш комментарий по поводу участков с приложенных скриншотов.
Эскизы прикрепленных изображений
|
|
|
|
|
Aug 20 2016, 11:20
|
Частый гость
Группа: Свой
Сообщений: 105
Регистрация: 10-03-08
Из: Helsinki
Пользователь №: 35 763
|
Цитата(EvilWrecker @ Aug 20 2016, 07:05) Как и ожидалось в этой теме, речь идет именно о сферическом дизайне в вакууме . Сразу видно что ддр3 и выравниванием до этого не занимались серьезно- но пока от подробных комментариев воздержусь: очень интересно послушать некоторых местных гур. Да, вы правы: серьезно не занимался. Именно ввиду отсутствия опыта опирался исключительно на формальные требования к трассировке, ну и на дизайны референс плат. Цитата Между тем, советую вам ознакомится со следующим: - пару тройку гайдов по разводке ддр3. Если мне не изменяет память у того же псб технолоджи был перевод презентации от кайденса, где была также очень доступная информация по организации сигнальных слоев и порядке их чередования. Клоки у вас это нечто Цитата - изучите документацию по разводке гигабитных физиков, например этот. Объект интереса- 8ми слойный стек и разводка участка "физик-проц". Цитата - изучите собственно технику создания меандров, в частности то какая геометрия должны быть у сегментов меандра(соотношения). Выравнивание сделано(как и использование свободного места) очень криво. Спасибо за наводку, обязательно посмотрю. Но, если можно в двух словах: а что не так с клоками? И что не так с ethernet? Цитата - расчет зазоров между проводниками в хайспидах. В частности применительно к ддр3 Ориентировался на правило 1.5W..2W зазор проводник-проводник в группе данных (для импеданса 40Ом). На небольших участках это правило нарушается, однако рассудил, что, во-первых, импеданс достаточно мал, а во-вторых, данные приходят гораздо раньше остальных сигналов и приходят одновременно, т.е. кроссталк не должен вызвать неприятностей. Я не прав и это серьезная проблема? Цитата Пока что приведенная вами платка мягка говоря ни о чем. Напоследок вопрос: а где такие кривые футпринты нашли? На пассивные компоненты - IPC библиотека от Altium. На большинство микросхем - опять же Altium Vault. Цитата Также хотелось бы получить отдельный ваш комментарий по поводу участков с приложенных скриншотов. Ох, первый и второй скрин - просто жесть, без комментариев. Третий скрин: ну, via-in-pad, один виас или четыре - не столь критично. Цитата(EvilWrecker @ Aug 20 2016, 13:47) Хотя например есть еще подозрения что и со схемотехникой не все гладко: при беглом осмотре видно следующее(см.скриншот). Но скажу честно, схему не смотрел даже- хватило и платы. Касательно именно этого момента - тут все в порядке, просто иное включение. p.s. Владимир, EvilWrecker, еще хотел спросить: как вы считаете, дизайн в части DDR и Ethernet плох настолько, что неработоспособен, или же просто некрасив и не оптимален?
Сообщение отредактировал UnDerKetzer - Aug 20 2016, 11:21
Эскизы прикрепленных изображений
|
|
|
|
|
Aug 20 2016, 11:59
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Насчет TPS51206 понятно(повторюсь, схему не смотрел от слова совсем)- что касается остального: Цитата Спасибо за наводку, обязательно посмотрю. Но, если можно в двух словах: а что не так с клоками? И что не так с ethernet? Посмотрите на скриншоты- а лучше внимательно почитайте док. Говоря про клок- у вас только до первой планки он идет через 4 переходных гуляя из слоя в слой. Цитата Ориентировался на правило 1.5W..2W зазор проводник-проводник в группе данных (для импеданса 40Ом). На небольших участках это правило нарушается, однако рассудил, что, во-первых, импеданс достаточно мал, а во-вторых, данные приходят гораздо раньше остальных сигналов и приходят одновременно, т.е. кроссталк не должен вызвать неприятностей. Я не прав и это серьезная проблема? Часть на скриншотах, часть вкратце: у вас достаточно длинных участков где проводники идут слишком близко к друг другу включая клок. Цитата На пассивные компоненты - IPC библиотека от Altium. Что-то не похоже, ну и IPC тут явно не пахнет Цитата Третий скрин: ну, via-in-pad, один виас или четыре - не столь критично. Это избыточное количество- конкретно для кварцев не нужно делать такой термоинтерфейс на земляной полигон. Цитата p.s. Владимир, EvilWrecker, еще хотел спросить: как вы считаете, дизайн в части DDR и Ethernet плох настолько, что неработоспособен, или же просто некрасив и не оптимален? В первую очередь у вас практически все сделано без оглядок на требования по разводке и рекомендаций производителей Память наверное заработает, но на малой частоте и не в поле. Эзернет чуть(наверное ) лучше но в целом все то же самое что из памятью, плюс слишком длинные и тонкие соединения к питающему напряжению. Вы лучше все-таки доки почитайте, пересказывать лень как ни крути: тем более вкратце- тут будет что называется случай, когда простота хуже воровства. Цитата В каждом байтлайне применялся бит-свопинг, но первые биты (0, 8, 16, 24) оставались на своих местах. ZYNQ это не i.MX6 Но больше всего внимания привлекает то насколько все таки жирные трассы у вас и как странно они выведены с бга. На 8 слоях легко выжимаются 0.127мм и менее, зачем тут трассы в 0.17мм?
Эскизы прикрепленных изображений
|
|
|
|
|
Aug 20 2016, 14:01
|
Частый гость
Группа: Свой
Сообщений: 105
Регистрация: 10-03-08
Из: Helsinki
Пользователь №: 35 763
|
Цитата(EvilWrecker @ Aug 20 2016, 17:59) Посмотрите на скриншоты- а лучше внимательно почитайте док. Говоря про клок- у вас только до первой планки он идет через 4 переходных гуляя из слоя в слой. Уже перечитываю доки, коль скоро такие недочеты, однозначно буду переразводить (6-я попытка ). Но касательно клока, все-таки: эти переходы mid2-top-mid2 делал лишь потому, что адресная группа нуждается в них. А значит, как компромисс, то же самое нужно сделать для клока, чтобы исключить разницу длинн переходных и унифицировать длинну на каждом из слоев. Соответственно вопрос: этого для клока делать не нужно было и тянуть в одном слое? Цитата Часть на скриншотах, часть вкратце: у вас достаточно длинных участков где проводники идут слишком близко к друг другу включая клок. Понял, исправлю. Цитата Что-то не похоже, ну и IPC тут явно не пахнет IPC-7352 Chip_Capacitor_N.PcbLib IPC-7352 Chip_Resistor_N.PcbLib Перепроверю, спасибо. Но приоритет у трассировки все-же высший. Цитата Это избыточное количество- конкретно для кварцев не нужно делать такой термоинтерфейс на земляной полигон. Значит, уберу. Цитата В первую очередь у вас практически все сделано без оглядок на требования по разводке и рекомендаций производителей Память наверное заработает, но на малой частоте и не в поле. Эзернет чуть(наверное ) лучше но в целом все то же самое что из памятью, плюс слишком длинные и тонкие соединения к питающему напряжению. Постойте, но ведь длинна соединений от пада до виаса 1мм при ширине трасс 0.2мм. А к виасам уже по плейну питание приходит. Цитата Вы лучше все-таки доки почитайте, пересказывать лень как ни крути: тем более вкратце- тут будет что называется случай, когда простота хуже воровства. Пожалуй, да. Цитата ZYNQ это не i.MX6 А вы проозорливый В основном ориентировался на дизайн платы с именно i.MX6. Цитата Но больше всего внимания привлекает то насколько все таки жирные трассы у вас и как странно они выведены с бга. На 8 слоях легко выжимаются 0.127мм и менее, зачем тут трассы в 0.17мм? Да просто стек был согласован с резонитом именно из расчета толщины коров 100 микрон, отсюда ширина 0.17 для соблюдения 40Ом импеданса. В понедельник пообщаюсь с технологом на предмет применения коров 75 микрон, тогда ширина трасс сократится до 0.13мм. В любом случае, трудно переоценить вашу помощь. Благодарю. p.s. не знаю, как заставить альтиум рисовать красивый меандр с плавными углами.
|
|
|
|
|
Aug 20 2016, 14:21
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Цитата Уже перечитываю доки, коль скоро такие недочеты, однозначно буду переразводить (6-я попытка smile3046.gif). Но касательно клока, все-таки: эти переходы mid2-top-mid2 делал лишь потому, что адресная группа нуждается в них. А значит, как компромисс, то же самое нужно сделать для клока, чтобы исключить разницу длинн переходных и унифицировать длинну на каждом из слоев. Соответственно вопрос: этого для клока делать не нужно было и тянуть в одном слое? Грубо говоря, на каком слое начали вести трассу от бга, на том же и доводите до планки- скакать туда сюда не надо. Цитата IPC-7352 Chip_Capacitor_N.PcbLib IPC-7352 Chip_Resistor_N.PcbLib laughing.gif Я вечерком(ближе к 9-10 часам) шутки ради приложу IPC-7351 совместимые футпринты- чисто ради сравнения. Для затравки- картинка. Цитата Но приоритет у трассировки все-же высший. "Приоритет" не то слово- не надо делать одно за счет ухудшения другого, это порочная практика. Цитата Постойте, но ведь длинна соединений от пада до виаса 1мм при ширине трасс 0.2мм. А к виасам уже по плейну питание приходит. Если опустить детали и подробности, то для пинов питания делаете ширину трассы равную ширине пина, а переходное кладете так близко, как это позволяет Design Rules Kit и/или зазор до соседних цепей. Цитата В основном ориентировался на дизайн платы с именно i.MX6. Дык, если даже даташиты/мануалы лень читать то имеет смысл посмотреть форум поддержки, например эту или эту тему. Цитата Да просто стек был согласован с резонитом именно из расчета толщины коров 100 микрон, отсюда ширина 0.17 для соблюдения 40Ом импеданса. В понедельник пообщаюсь с технологом на предмет применения коров 75 микрон, тогда ширина трасс сократится до 0.13мм. В очередной раз опуская детали и подробности в интернетах вбиваете в гугл кейворд "8 layer pcb stackup", и открываете что-то из первой десятки, например этот документ. Открываете понятно дело чисто из интереса, дабы поразиться цифрам для 8 слойки которые там предложены. Цитата p.s. не знаю, как заставить альтиум рисовать красивый меандр с плавными углами. Дык, жмите TAB и настраивайте параметры исходя из реалий дизайна . Или я чего-то не понял?
Эскизы прикрепленных изображений
|
|
|
|
|
Aug 20 2016, 15:03
|
Частый гость
Группа: Свой
Сообщений: 105
Регистрация: 10-03-08
Из: Helsinki
Пользователь №: 35 763
|
Цитата(EvilWrecker @ Aug 20 2016, 20:21) Грубо говоря, на каком слое начали вести трассу от бга, на том же и доводите до планки- скакать туда сюда не надо. Да, это очевидно. Касательно же DDR3 вопрос мой заключается вот в чем: это правило должно соблюдаться даже для случая, когда ADDR/CTRL группы имеют перепрыгивания со слоя на слой? Цитата Я вечерком(ближе к 9-10 часам) шутки ради приложу IPC-7351 совместимые футпринты- чисто ради сравнения. Для затравки- картинка. Хм, если забыть о слое шелкографии, то, похоже, у вас просто "_L" версия футпринтов. Цитата "Приоритет" не то слово- не надо делать одно за счет ухудшения другого, это порочная практика. Разумеется. Я не вполне корректно выразился: займусь футпринтами после трассировки, но не вместо. Цитата Если опустить детали и подробности, то для пинов питания делаете ширину трассы равную ширине пина, а переходное кладете так близко, как это позволяет Design Rules Kit и/или зазор до соседних цепей. Хорошо, приму к сведению, но все же 1мм... это сущий пустяк. Цитата Дык, если даже даташиты/мануалы лень читать то имеет смысл посмотреть форум поддержки, например эту или эту тему. Не лень! Но грешен: упустил тот факт, что нулевые биты в байтлайне (DQ0/8/16/24) тоже можно свапать. Однако, адреса свапать таки нельзя, а они доставляют основные трудности в выравнивании. Цитата В очередной раз опуская детали и подробности в интернетах вбиваете в гугл кейворд "8 layer pcb stackup", и открываете что-то из первой десятки, например этот документ. Открываете понятно дело чисто из интереса, дабы поразиться цифрам для 8 слойки которые там предложены. Документ этот очень хорошо мной изучен, в общем-то, на его основании и собрал Stackup, с парой правок, а именно: - толщины препрегов и коров взяты и согласованы под конкретного производителя. - толщины второго и четвертого препрега увеличины сознательно для снижения возможных межслойных crosstalk-ов. По поводу второго момента: мне вообще непонятно, зачем применены тонкие препреги между сигнальными, ведь абсолютно никакой смысловой нагрузки они не несут. Это просто недоработка составителя стекапа, или же я что-то упускаю? Цитата Дык, жмите TAB и настраивайте параметры исходя из реалий дизайна . Или я чего-то не понял? Дык параметры-то да, меняются, но сам альтиумовский алгоритм генерации плавных загибов часто тупит и рисует прямой угол для одной из сторон проводника (см. аттач). Цитата Не, этого недостаточно. там еще есть 1 2 3 4 Они скругляют, расширяют ... Да, и еще "," и "." для регулировки макс. амплитуды. Этим всем пользуюсь, но прямые углы иногда забодать не получается.
Сообщение отредактировал UnDerKetzer - Aug 20 2016, 15:16
Эскизы прикрепленных изображений
|
|
|
|
|
Aug 20 2016, 15:30
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Цитата Да, это очевидно. Касательно же DDR3 вопрос мой заключается вот в чем: это правило должно соблюдаться даже для случая, когда ADDR/CTRL группы имеют перепрыгивания со слоя на слой? Дело в том, что правильный ответ на ваш вопрос это не "да/нет", а тот факт что выравнивают по задержке распространения сигнала- соответственно когда внутри корпуса все однородно, и длины проводников в пределах нужного разбега то совпадение по "таймингам" происходит само собой. Понятное дело что package pin delay и z axis delay меняют игру. Обращаемые ваше самое пристальное внимание именно на слово delay- используется именно оно, а не слово length. Цитата Хм, если забыть о слое шелкографии, то, похоже, у вас просто "_L" версия футпринтов. Ага, но и N также будет меньше и более похож на правду. Как и M скорее всего. Цитата Я не вполне корректно выразился: займусь футпринтами после трассировки, но не вместо. Это как? В смысле, сначала развел плату а потом футпринт поменял что-ли? Цитата Хорошо, приму к сведению, но все же 1мм... это сущий пустяк. Напрасно вы так думаете И не 1мм там выйдет. Цитата Однако, адреса по-прежнему нельзя, а они доставляют основные трудности в выравнивании. Ну, пытаться свапать адреса конечно гиблое дело , но сдается мне вы не с того конца заходите: складывается впечатление что вы зациклены именно на выравнивании, а между тем лучше сконцентрироваться на том, чтобы сигналки выходили из под цинка нормально, а не кругами, зигзагами и пр. Со стороны памяти уже разберетесь. Цитата Документ этот очень хорошо мной изучен, в общем-то, на его основании и собрал Stackup, с парой правок, а именно: - толщины препрегов и коров взяты и согласованы под конкретного производителя. - толщины второго и четвертого препрега увеличины сознательно для снижения возможных межслойных crosstalk-ов. Вот на этом этапе и пошло что-то не тем путем- ибо 0.17 это перегиб. Цитата Дык параметры-то да, меняются, но сам альтиумовский алгоритм генерации плавных загибов часто тупит и рисует прямой угол для одной из сторон проводника (см. аттач). + Цитата Да, и еще "," и "." для регулировки макс. амплитуды. Этим всем пользуюсь, но прямые углы иногда забодать не получается. 99% что не правильно параметры настроили. Там даже с 45гр выходит вполне ок при адекватных числах.
|
|
|
|
|
Aug 20 2016, 17:52
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Как и обещалось, прикладываю библиотеку из резистора и конденсатора 0402, плотность N- для забияк также скриншот версии калькулятора и дефолтные имена футпринтов . Конденсатор считал по этой бумажке, резистор по этой: выбор обусловлен тем что у этих производителей вменяемые погрешности и соответственно courtyard обоих девайсов совпадает. Разница, полагаю, заметна невооруженным глазом
Эскизы прикрепленных изображений
|
|
|
|
|
Aug 20 2016, 18:22
|
Гуру
Группа: Модераторы
Сообщений: 11 653
Регистрация: 25-03-05
Из: Минск
Пользователь №: 3 671
|
плотность N-легко запаивается даже при ручной сборке паяльником. По умолчанию такие использую всегда, если не оговаривают иные требования. Плотность M , вроде ни разу не использовал. Хотя может быть лет 30-20 назад , тогда все площадки были здоровенные. Плотность L - ,бывает. Но как правило ее пытаются избежать, если можно разместить все с N Типом.
Бывали чудеса, когда присылали помесь , все три вида вперемежку на одной плате. Я им пальцем у виска крутил, но хозяин барин. Не жалуются-- это их проблемы.
Попадали проекты что под BGA снижали размер площадок и или делали их круглыми, как PAD BGA. Спрашивал и как? Конечно технологи их обругали конечно. Но у них сил оказалось больше-- наклонили технологов и запаяли. Про серию уже не спрашивал.
|
|
|
|
|
Aug 20 2016, 18:34
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
+1 Полностью поддерживаю. По поводу плотности М- это для пайки волной, если ничего не путаю, причем для довольно дремучих времен. А в "обычных" проектах да, там постоянно встречаются миксы от кудесников Что характерно, очень многие производители для девайсов с нестандартным футпринтов тоже все время лепят какие то гигантские пады близкие к М плотности, местами вообще раздутые до абсурда- как пример, фильтры типа BNX023-01B. Постоянно приходится свое делать. Цитата Попадали проекты что под BGA снижали размер площадок и или делали их круглыми, как PAD BGA. Да, тоже много видел это- но только в ширпотребе. Цитата Плотность L - ,бывает. Но как правило ее пытаются избежать, если можно разместить все с N Типом. Я такие использую только для HDI плат с жесткой упаковкой.
|
|
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|