Цитата(fpga_verilog @ Mar 31 2018, 06:49)
связанных с обработкой сигналов
В симулинке другой подход, разработка в виде модели, fixed point часть работает в окружении double части, никаких файлов, всё в одной среде работает, удобная визуализация сигналов, фокус на задаче, а не на HDL анахронизмах, HDL лишь промежуточный формат для передачи синтезатору, минуя HDL кодинг и HDL симуляцию.