Здравствуйте.
Нужен совет практиков. Проектируется узел с DDR3 MT41J128M16JT-125IT. Моделирование ЦС выполняется в Hyper Lynx. Для сигнала CK имеем ошибку по точке пересечения комплементарных сигналов:
Стандартом JEDEC предписано следующее:
Действительно, если посмотреть на осциллограммы сигналов CK_P и CK_N (пробник на кристалле памяти), видна асимметрия (227 мВ):
Причём это связано с разными временами нарастания и спада:
Avg fall time: 119.773 ps Min fall time: 118.092 ps High voltage: 1.19 V
Max fall time: 130.519 ps Low voltage: 385.9 mV
Avg rise time: 93.433 ps Min rise time: 89.377 ps Low voltage: 385.9 mV
Max rise time: 95.155 ps High voltage: 1.19 V
Сигнал спадает медленнее, чем нарастает.
Если посмотреть на сигнал DQS (режим записи в память, пробник на кристалле памяти), то там асимметрия меньше (112 мВ):
Хотя скорость нарастания и спада по-прежнему разная:
Avg fall time: 142.460 ps Min fall time: 141.122 ps High voltage: 1.20 V
Max fall time: 143.345 ps Low voltage: 326.8 mV
Avg rise time: 125.503 ps Min rise time: 121.370 ps Low voltage: 326.8 mV
Max rise time: 126.889 ps High voltage: 1.20 V.
Я подозреваю, что разница в том, что сигнал CK терминируется, как простой LVDS - на резистор 100 Ом (так рекомендует Micron в TN-46-14:
"VTT does not terminate any DDR clock pairs. CK and CK# termination is a parallel 100...121 Ohm resistor between the two lines. Micron has found that only differential termination on CK and CK# produces optimal SI."), а DQS - уже на Vdd/2 внутри чипа памяти.
Возможно, нужно поставить под сомнение рекомендацию производителя.
Вопрос: сталкивался ли кто-нибудь с необходимостью терминации сигналов тактирования CK на Vdd/2 вместо того, что рекомендует Micron? Или устранение данной проблемы нужно вести другим способом? В
похожей теме ответа не нашёл.
Спасибо.