|
|
|
Рекомендации по трассировке DDR3, Хватит ли 4х сигнальных слоёв для моего случая? |
|
|
|
Mar 1 2018, 06:15
|
Частый гость
Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229
|
Добрый день, форумчане. Возникла необходимость разместить на плате две DDR3 (MT41J128M16JT, площадка под шар - 0.3мм, зазор - 0.5мм) и подключить их к двум банкам процессора XC6SLX75-3FGG484C (площадка под шар 0.4 мм, зазор 0.6мм) Вообще с DDR раньше не работал, требования к трассировке этого интерфейса (как от микрона так и от ксайлинкса) уже посмотрел. Хотелось бы получить именно рекомендации по стекапу печатной платы и по размещению микросхем друг относительно друга. Пока-что прикидочно разместил их как на фото. Резинки, которые тянутся в углы от резисторов, подтянутых к Vtt. Хочу сделать восьмислойную ПП со сквозными переходными. 1-TOP 2-GND1 3-Int1 4-PWR1 5-PWR2 6-Int2 7-GND2 8-BOT
Сообщение отредактировал Шухарт - Mar 1 2018, 06:17
Эскизы прикрепленных изображений
|
|
|
|
|
Mar 1 2018, 09:47
|
Частый гость
Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229
|
Цитата(Uree @ Mar 1 2018, 11:52) Слоев хватит. Пинаут нужно будет подбирать. А ставить чипы памяти удобней стороной данных к FPGA, так больше доступного места для цепей данных и легче их выравнивание: Спасибо. А что такое пинаут? Fanount знаю, а этот термин впервые услышал
|
|
|
|
|
Mar 1 2018, 10:37
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Цитата Пинаут нужно будет подбирать. Пинаут никто не подбирает, подбирают обычно свапинг наиболее удачный Но тут что интересно- а в чем глубинный смысл в вашем скриншоте в части: - наезжания дырки виа прямо на пад? - разного количества соединения с противоположных электродов bulk cap? - teardrop к тонкой трассе фанаута идущей с мелких конденсаторов? Ну и чисто так- а какая, если не секрет, геометрия диффпар на стробы вышла? И сколько "в среднем" зазор вышел между битам? Цитата Резинки, которые тянутся в углы от резисторов, подтянутых к Vtt. Если я правильно понимаю вашу картинку у вас планки раскиданы на разные каналы, т.е. шина адресов/команд у них разная. Учитывая возможности спартана есть некоторые сомнения что вешняя терминация тут нужна Цитата Хотелось бы получить именно рекомендации по стекапу печатной платы и по размещению микросхем друг относительно друга. Вы лучше сначала остальное на вашей плате раскидайте- трассы, банки на спартан и память, всех соседей и там уже беритесь за ддр.
|
|
|
|
|
Mar 1 2018, 11:07
|
Частый гость
Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229
|
Цитата(EvilWrecker @ Mar 1 2018, 14:37) Если я правильно понимаю вашу картинку у вас планки раскиданы на разные каналы, т.е. шина адресов/команд у них разная. Учитывая возможности спартана есть некоторые сомнения что вешняя терминация тут нужна Мне тут как раз недавно дали фото образца с аналогичными микросхемами. Там по бокам и снизу платы есть эти резисторы. Плюс есть схема другого рабочего устройства, и там тоже эти резисторы в наличии Цитата(EvilWrecker @ Mar 1 2018, 14:37) Вы лучше сначала остальное на вашей плате раскидайте- трассы, банки на спартан и память, всех соседей и там уже беритесь за ддр. Это по сути самый критичный участок схемы, связи чётко закреплены за ногами спартана, поэтому хотел сразу определиться со стекапом печатной платы, переходными и шириной дорожек
Эскизы прикрепленных изображений
|
|
|
|
|
Mar 1 2018, 11:24
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Цитата Мне тут как раз недавно дали фото образца с аналогичными микросхемами. Там по бокам и снизу платы есть эти резисторы. Нет, конечно если внешняя терминация будет то ничего плохого не случится - но нужна ли она конкретно в вашем случае это вопрос вполне прозрачный. Цитата Это по сути самый критичный участок схемы, связи чётко закреплены за ногами спартана Связи закреплены за его контроллером памяти, но биты/байтлейны можно свапить. Цитата поэтому хотел сразу определиться со стекапом печатной платы, переходными и шириной дорожек Т.е. вы хотите сказать что волновое не считали а просто выбрали количество слоев и все? А разводка с приложенной картинки очень инновационная- особенно в части зазоров и выравнивания
|
|
|
|
|
Mar 1 2018, 11:56
|
Частый гость
Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229
|
Цитата(EvilWrecker @ Mar 1 2018, 15:24) Связи закреплены за его контроллером памяти, но биты/байтлейны можно свапить. Т.е. вы хотите сказать что волновое не считали а просто выбрали количество слоев и все? А разводка с приложенной картинки очень инновационная- особенно в части зазоров и выравнивания По поводу свапа, да, нашёл "DQ bit swapping at the memory interface is permitted to facilitate layout. Swapping should only be done within a data group" Нет, не считал. Ну я знаю что для адресов он должен быть 40 Ом, но ведь этого можно достичь играясь с толщинами препрегов и ядра, или я чего-то не улавливаю?) То есть на фото далеко не эталон разводки?)
|
|
|
|
|
Mar 1 2018, 12:14
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Цитата Нет, не считал. Совершенно напрасно. Цитата Ну я знаю что для адресов он должен быть 40 Ом Знаете откуда?Кто вам такую глупость сказал? Цитата но ведь этого можно достичь играясь с толщинами препрегов и ядра, или я чего-то не улавливаю?) Можно, но еще играются толщинами трасс и Dk- в конце игры может быть как хороший оптимизированный стек, так и то что согласятся делать немногие за приличные деньги Цитата То есть на фото далеко не эталон разводки?) Смотря эталон чего- но если речь "о типа хорошей разводке" то нет, не он .
|
|
|
|
|
Mar 1 2018, 12:26
|
Частый гость
Группа: Участник
Сообщений: 181
Регистрация: 3-11-12
Пользователь №: 74 229
|
Цитата(EvilWrecker @ Mar 1 2018, 16:14) Знаете откуда?Кто вам такую глупость сказал? Micron TN-41-08: Design Guide for Two DDR3-1066: Trace width = 5 mils: target 40Ω impedance Trace space = 12 to 15 mils, reducing to 11.5 mils between the pins of the DIMM Trace space from DIMM pins = 7 mils Trace space to other signal groups = 20 to 25 mils
|
|
|
|
|
Mar 2 2018, 08:19
|
ядовитый комментатор
Группа: Свой
Сообщений: 2 765
Регистрация: 25-06-11
Пользователь №: 65 887
|
Цитата Ничего там интересного Ага, ясно Дело конечно ваше, но от вопроса уходите слабовато- хотя принимая во внимание предыдущие диалоги, значительный рост очевиден. Цитата Мы тут как бы Шухарту помогаем, а не мой дизайн обсуждаем. Соглашусь, надо пояснить ТС откуда вопрос возник- на основе предыдущих диалогов с Uree у меня сложилось мнение что он большой поборник cost reduction DFx practices(если можно так выразиться) а то что на его картинке, как мне кажется, не совсем этому соответствует. Ну а про конденсаторы интересно в том числе и "во временной области": например, возник ли такой дизайн до или после того, как Tosha1984 развалил все удивительные теории из этой ветки
|
|
|
|
|
|
4 чел. читают эту тему (гостей: 4, скрытых пользователей: 0)
Пользователей: 0
|
|
|