DDR3: Терминация сигналов CK, Выбор топологии Опции

[fill]

Так логичнее исправлять источник проблемы, а не бороться с последствиями.

Вот вам эквивалентная схема идеальной "разводки" - передатчик и приемник соединены двумя диф. трассами и напрямую подключена развязка, предложенная в самом начале знатоками. Попробуйте теперь решить проблему Vix всеми известными вам способами. И объясните пожалуйста, в чем здесь источник проблемы?
Модель передатчика выложена ТС, модель памяти найти не проблема (имя указано на схеме), номера пинов указаны также.

[EvilWrecker]

Ну это наверное близко к очевидному - если при таком сетапе уже всплывают проблемы(включая искажение сигнала) значит с сетапом что-то не так. Модель контроллера быть может "не очень"?

[Volkov]

2. IBIS модель драйвера: SSTL15_F_HR (прикладываю):

Не подключилась ваша модель.

У меня вышло вроде бы вложиться - Slow 868mV, Fast - 705mV.



Скачал IBIS c сайта.

В проекте

OBUFDS_inst : OBUFDS
generic map (
IOSTANDARD => "DIFF_SSTL15",
SLEW => "FAST")
port map (
O => DDR_CLK_p,
OB => DDR_CLK_n,
I => clk_in
);


В Implemented Design экспортировал, указав Updated generic IBIS and Updated parasitics package. Хотя модели 2013 года. Ну и Вивадо у меня 2015.4, тот который с Артиксом ставился.

С кондером Ccomp - Fast 840mV, Slow на том же уровне.


 CLk_DDR.txt ( 231.8 килобайт ) Кол-во скачиваний: 63


Signal - DDR_CLK

[fill]

Модель контроллера быть может "не очень"?

Вполне возможно. Но ее не я выбирал, а ТС.

[EvilWrecker]

Вполне возможно. Но ее не я выбирал, а ТС.

Именно об этом я и написал пару постов назад

У меня вышло вроде бы вложиться

К вашей картинке по правде говоря тоже вопросы есть - но скажите, можете ли показать то же самое но с TL 50 Ом(плюс минус 2-3Ом) на основном пути клока? Причем так чтобы было видно целый период.

[Volkov]

Эскизы прикрепленных изображений

 

[EvilWrecker]

Благодарю- а если TL c 65 ОМ поменять на 50(плюс минус 3 Ом)?

[fill]

Не подключилась ваша модель.

У меня вышло вроде бы вложиться - Slow 868mV, Fast - 705mV.

В проекте

OBUFDS_inst : OBUFDS
generic map (
IOSTANDARD => "DIFF_SSTL15",
SLEW => "FAST")
port map (
O => DDR_CLK_p,
OB => DDR_CLK_n,
I => clk_in
);


В Implemented Design экспортировал, указав Updated generic IBIS and Updated parasitics package. Хотя модели 2013 года. Ну и Вивадо у меня 2015.4, тот который с Артиксом ставился.

С кондером Ccomp - Fast 840mV, Slow на том же уровне.

Signal - DDR_CLK

Параметры модели отличаются, хотя и название одно и тоже.
Вот результаты с вашей и с той моделью что дали мне.

[Volkov]

Вот что.

С 50 Ом трассой, и терминацией 50 Ом + Джиттер.



С 40 Ом трассой, и терминацией 40 Ом + Джиттер.



С 40 Ом трассой, и терминацией 40 Ом + Сcomp 3 pF + Джиттер.

[EvilWrecker]

Вот результаты с вашей и с той моделью что дали мне.

Для большей читаемости можно показать то же самое, но не используя один и тот же цвет для разных результатов?

Вот что.

Здесь конечно сразу будут вопросы о том как вы задали джиттер(как мне помнится в гиперлинксе их несколько типов с настройкой магнитуды и пр), но вы можете показать весь сигнал? Не буду скрывать, хочу в том числе посмотреть что будет с искажением Ну и раз стали использовать 40Ом, то очевидно имеет смысл прогнать отдельно такой вариант с измененными значениями терминирующих резисторов.

[Volkov]

Трассса 50 Ом + Скомп + Джиттер 1% UI Gausian.

[EvilWrecker]

Вы показываете total jitter, но это все можно увидеть и при "полном" сигнале- не нужно обрезать картинку, т.е покажите так чтобы был виден marginal jitter и Vpeak-peak. И к слову, откуда взялся в модели Ccomp, причем в таком размещении как у вас?

[Stepanich]

Volkov, спасибо за участие.

1. Две микросхемы памяти имеют независимые шины адреса намеренно. Обе микросхемы в связке работать не должны. В плате реализовано резервирование памяти.

2. Не понимаю, почему у вас модель не подключилась. Какая ошибка?
Напоминаю, что проблема с величиной Vix только в режиме Fast. Ниже привожу рисунки для режима typical:


Интересно, как вам удалось (пост 48) улучшить результат почти на 40% (162 мВ против 263 мВ в посте 6).

[Volkov]

Интересно, как вам удалось (пост 48) улучшить результат почти на 40% (162 мВ против 263 мВ в посте 6).

Не знаю. Похоже ваша модель - это SSTL15_F_HR. А в моей DIFF_SSTL15_F_HR.

С джиттером долго разбираться, но похоже 1 UI слишком оптимистично. На выходе MMCM будет минимум 75 ps - 3%/.

По поводу конденсатора - то в JEDEC референсах он стоит на планках возле разъема. В Memory Down - нет требований по длине перед ним, но есть минимум Main Route + Neck-Down 500 mil после него.
чем длиннее трасса перед ним - тем сильнее он валит фронт.

[Stepanich]

Volkov, по-моему я понял, почему у вас не заработала модель: я не скопировал в неё строки с описанием дифф. линий:

[Diff Pin] inv_pin vdiff tdelay_typ tdelay_min tdelay_max
|
AM26 AN26 100mV 0 0 0
| C0_DDR3_dqs_p[1] DIFF_SSTL15_F_HR_IN50_P SSTL15_F_HR_IN50
AN34 AP34 100mV 0 0 0
| C0_DDR3_ck_p[0] DIFF_SSTL15_F_HR_P SSTL15_F_HR
AP29 AP30 100mV 0 0 0
| C0_DDR3_dqs_p[0] DIFF_SSTL15_F_HR_IN50_P SSTL15_F_HR_IN50

Теперь наши модели совпадают?