|
|
|
Ответов
|
Apr 3 2018, 12:24
|
Гуру
Группа: Свой
Сообщений: 2 220
Регистрация: 21-10-04
Из: Balakhna
Пользователь №: 937
|
Цитата(fpga_verilog @ Mar 31 2018, 06:49) связанных с обработкой сигналов В симулинке другой подход, разработка в виде модели, fixed point часть работает в окружении double части, никаких файлов, всё в одной среде работает, удобная визуализация сигналов, фокус на задаче, а не на HDL анахронизмах, HDL лишь промежуточный формат для передачи синтезатору, минуя HDL кодинг и HDL симуляцию.
|
|
|
|
|
Apr 13 2018, 05:44
|
Местный
Группа: Свой
Сообщений: 211
Регистрация: 18-11-12
Пользователь №: 74 459
|
Цитата(petrov @ Apr 3 2018, 15:24) В симулинке другой подход, разработка в виде модели, fixed point часть работает в окружении double части, никаких файлов, всё в одной среде работает, удобная визуализация сигналов, фокус на задаче, а не на HDL анахронизмах, HDL лишь промежуточный формат для передачи синтезатору, минуя HDL кодинг и HDL симуляцию. А в ПЛИС потом как это все запихивать?
|
|
|
|
|
Apr 13 2018, 15:07
|
Местный
Группа: Свой
Сообщений: 211
Регистрация: 18-11-12
Пользователь №: 74 459
|
Цитата(petrov @ Apr 13 2018, 12:00) Так же как любой HDL запихивается. Сгенерить HDL из симулинка, после чего запихнуть ее в проект ПЛИС?
|
|
|
|
|
Apr 13 2018, 20:25
|
Местный
Группа: Свой
Сообщений: 211
Регистрация: 18-11-12
Пользователь №: 74 459
|
Цитата(petrov @ Apr 13 2018, 20:53) Да. Не очень удобно в плане контроля версий. И кастомный ЦОС из симулинка особо не погенерируешь.
|
|
|
|
|
Apr 14 2018, 10:15
|
Местный
Группа: Свой
Сообщений: 211
Регистрация: 18-11-12
Пользователь №: 74 459
|
Цитата(petrov @ Apr 14 2018, 12:25) Что это означает и чего не хватает для этого? Например, если мне нужен децимирующий фильтр с загружаемыми коэффициентами, переменным коэффициентом децимации, использованием предсумматоров для уменьшения количества используемых умножителей, да еще и чтобы работал на частоте 300 МГц, то Simulink вряд ли сможет такое сгенерировать.
|
|
|
|
|
Apr 14 2018, 11:25
|
Местный
Группа: Свой
Сообщений: 211
Регистрация: 18-11-12
Пользователь №: 74 459
|
Цитата(petrov @ Apr 14 2018, 14:09) Никаких проблем нет сделать такое. Все базовае элементы из которых вы делаете это на HDL присутствуют и в симулинке. То есть на триггерах ее рисовать? Упаси боже, пусть лучше это делает синтезатор.
|
|
|
|
|
Apr 14 2018, 12:05
|
Гуру
Группа: Свой
Сообщений: 2 220
Регистрация: 21-10-04
Из: Balakhna
Пользователь №: 937
|
Цитата(Amurak @ Apr 14 2018, 14:25) То есть на триггерах ее рисовать? Упаси боже, пусть лучше это делает синтезатор. Редкость это, чтобы прям вручную на элементах и, или, не нужно было рисовать черезмерно много, и нельзя было использовать групповые операции над векторными сигналами. Даже в этом случае сделал бы сначала упрощенно, а потом оптимизировал на HDL только эту конкретную часть, чем разрабатывать всё на HDL и HDL симуляторах, которые вообще никак не помогают в решении задач ЦОС, а наоборот только мешают.
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|