Описал простейшую схему. Один вход (VHOD) и выход (VIHOD).
CODE
entity main is
Port ( VHOD : in STD_LOGIC;
VIHOD : out STD_LOGIC);
end main;
architecture Behavioral of main is
begin
VIHOD<=VHOD;
end Behavioral;
Решил просимулировать в ModelSim.
Выбрал Simulate Post-Place & Route Model. Задал на VHOD клок. Результаты симуляции не понятны:

Почему на VIHOD сигнала нет? VHOD и VIHOD добавил в constraint.