SOPC система и нарушение по Hold Опции

[Fynjisx]

Собрал систему в SOPC и решил провести TimingAnalyze.
ПЛИС затактирована от внешнего генератора 50MHz. Входной клок clk_0 идет на pll, которое выдает на свой выход pll_c0 частоту 50MHz. От этого выхода затактированы все узлы системы.
Создал .sdc:

CODE

create_clock -period 20.000 -name clk_0 [get_ports {clk_0}]

derive_pll_clocks

При создании Timing Netlist выбрал:
- модель slow corner,
- post map llist,
- Zero IC delays - отмечено.

Далее сгенерил отчеты: Setup и Hold Summary. И сразу получил нарушение по Hold. По Setup вроде нормально.
Как исправить ситуацию не знаю. Подскажите в каком направлении рыть?

Эскизы прикрепленных изображений