Переходник Mini PCI-E to Apple AirPort Proprietary slot Опции

[Clubber_77]

Всем привет!
Надеюсь мой первый пост размещен в нужной ветке форума, ну а если нет прошу меня заранее извинить, понять и простить!
Прежде чем, начать излагать проблему, думаю стоит поделиться предысторией, чтобы желающим помочь было понятно, что я хочу в итоге получить.
И так, есть модуль беспроводной связи, который используется фирмой Apple в некоторых своих продуктах, выглядит он вот так

и я хочу его использовать в своем компьютере. Но вся проблема в том, что в Apple решили уйти от стандарта mini PCI-E к какому-то своему. Спустя некоторое время, товарищ Skvo, выяснил назначение каждого контакта на яблочном молуле и своял вот такой полевой вариантик

И благородно поделился данными о распиновки разъема

Я попробовал сей вариант, ну и пришел к выводу, что распайка не очень эллегантное решение, подсмотрев у китайцев вот такой вариант

Собственно на этом месте родилась идея сделать что-то подобное, тем более что даже в китае такой переходник сейчас не достать, да и цена не очень радует.

Вообщем все это меня заставило засеть за компьютер, и начать искать варианты решения моей задумки. На первый взгляд ничего сложного, всего-то развести 18 дорожек, подумал я и принялся изучать вопрос предметно, надеясь на то, что я сейчас быстренько найду похожий вариант в сети , но мне не повезло. Нигде в сети я не нашел ни одного проекта в котором бы использовался разъем mini PCI-E, например, чего-нибудь поодобного



Так что первоочередная задача состоит в том, чтобы сделать в P-CAD платку заданных стандартом mini PCI-E размеров, с 26 контактами с каждой стороны, полностью соответствующих все тому же стандарту. Документ с поднобным описанием уже скачан и изучен.

Я посмотрел наверное с десяток уроков, но пока мне не совсем понятно, как все таки сделать подобную группу контактов, ну т.е. к какой категории элементов вообще это относится? Быть может подобные контактные площадки можно создавать как например резистор.

Всвязи с этим прощу совета, как же все таки быстрее и грамотнее создать что-то подобное (имеется ввиду контактная группа разъема платы).
Пока я нарисовал на слое board контуры платы с ответсияи под крепеж в соответствии со стандартом.

З.Ы. Советы и критика приветсттвуется

[Clubber_77]

Господа, с большинством вопросов разобрался, оказалось все не так сложно, но столкнулся вот с какой проблемой:

при проектировании посалочного места для ламелей в Pattern Editor мне необходимо нечетные (с 1 по 51) разместить на верхнем слое, а четные (со 2 по 52) -на нижнем, соответственно я просто выбираю необходимый слой (TOP или BOTTOM) создаю сначала первые, а потом вторые. Но в итоге получаю все на вержнем слое. Уже два дня бьюсь с этим и никак у меня не получается все сделать так как нужно. Буду благодарен за совет.

[Zig]

Господа, с большинством вопросов разобрался, оказалось все не так сложно, но столкнулся вот с какой проблемой:

при проектировании посалочного места для ламелей в Pattern Editor мне необходимо нечетные (с 1 по 51) разместить на верхнем слое, а четные (со 2 по 52) -на нижнем, соответственно я просто выбираю необходимый слой (TOP или BOTTOM) создаю сначала первые, а потом вторые. Но в итоге получаю все на вержнем слое. Уже два дня бьюсь с этим и никак у меня не получается все сделать так как нужно. Буду благодарен за совет.

Это бага Pattern Editor.
Можно обойти так:
Создайте всё на верхнем слое. Затем по очереди выбираете чётные пады и нажимаете букву F (flip - перенос элемента на парный слой).
Проверил в P-CAD2006 SP2.

[Clubber_77]

Это бага Pattern Editor.
Можно обойти так:
Создайте всё на верхнем слое. Затем по очереди выбираете чётные пады и нажимаете букву F (flip - перенос элемента на парный слой).
Проверил в P-CAD2006 SP2.

Ага, спасибо. На будущее буду знать. Но решил немного другим путем:
В Options->Pad Style создал отдельно пресеты для top и bottom поотключав в них формирование элементов на ненужных мне слоях.

Сейчас стал другой вопрос:
в Library Executive, при создании компонетна у меня выскакивает следующая ошибка:
Gate Number out of range in row 27. [-1 to 1] (стояла 2)
смысл мне понятен, что значения в 27 ячейке находится за пределами допустимого, но меняя на -1, я получаю следующее
Common pin in row 27 has a gate eq 0 that matches only 1 gate!

Я так понимаю, что у меня нестыковла между символом элемента и паттерном, но как исправить не понимаю.

Ситуация такова:

Ввиду того, что контакты на обоих сторонах платы идентичны я создал в simbol editor 26 контактный вариант (напомню, что всего контактов 52)
В Pattern Editor у меня 26 падов на верхней стороне платы, и 26 - на нижней, причем на верхней номера падов с 1 по 26, а на нижней с 27 по 52 .

Тем что на верхней стороне я в свойствах в графе Default Pin Designator присвоил нечетные значения с 1 по 51, а тем что на нижней - четные, со 2 по 52.

Где ошибка, не понимаю.

Сообщение отредактировал Clubber_77 - Nov 10 2013, 12:34

[Zig]

Где ошибка, не понимаю.

Сделайте так:

[Clubber_77]

Сделайте так:

Спасибо, увидел свою ошибку!

Ну вроде с подготовительной частью закончил, вот что получилось.













В итоге, сгенерировал нетлист, и загрузил все это дело в трассировщик, ну и как полагается - первый блин комом, - где-то есть ошибка. Чуточку разгребусь с делами, постараюсь корректно сформулировать вопрос.

[Clubber_77]

1. Можно ли в трассировщике сделать так, чтобы соответствующий слой отображался, только если он выбран? А то, полная неразбериха получается






2. на схеме я чертил одно, а когда загрузил в трассировщик нетлист, у меня откуда-то появились соединения, которые я не рисовал, как это исправить? Например 2я площадка в яблочном разъеме должна конектиться только к 44ой разъема mini PCI_E, а на рисунке следующее




Может я допустил ошибку, при рисовании схемы? прощу дать пинка в нужном направлении... ))))

Сообщение отредактировал Clubber_77 - Nov 15 2013, 19:28