реклама на сайте
подробности

 
 
3 страниц V  < 1 2 3  
Reply to this topicStart new topic
> Остановка счетчика, Qartus 7.1, EPF10K10TC144
SM
сообщение Aug 13 2014, 08:52
Сообщение #31


Гуру
******

Группа: Свой
Сообщений: 7 946
Регистрация: 25-02-05
Из: Moscow, Russia
Пользователь №: 2 881



Цитата(toshas @ Aug 13 2014, 00:13) *
Забудьте про смешивание синхро-сигнала с чем-то еще!


Ну не надо так категорически.... Есть случаи (не тот, что у ТС, когда клоки кратные, от одного источника и блок мелкий), когда без этого не обойтись. Например, если этот тактовый сигнал надо вывести наружу ПЛИС, или он тактирует ОЧЕНЬ большой блок (например, ядро процессора), или это прототип ASIC, где clock gating это совершенно обычное явление. Если соблюдать определенные правила, зная, что делаешь, то никаких проблем от этого не будет. Просто надо изучить все вопросы, связанные с построением безглитчевых коммутаторов тактовых сигналов, и все будет ОК.

PS
Повторюсь еще раз для всяких троллей, что это не для данного конкретного случая, где надо сформировать правильный сигнал разрешения счета, а "вообще", то есть, что не надо "забывать про смешивание". Каждому случаю - свое оптимальное решение.
Go to the top of the page
 
+Quote Post
vadimp61
сообщение Aug 13 2014, 14:21
Сообщение #32


Знающий
****

Группа: Участник
Сообщений: 599
Регистрация: 28-08-08
Из: Ростов папа
Пользователь №: 39 872



Цитата(iosifk @ Aug 11 2014, 22:25) *
Еще раз! То, что годится для рассыпухи не работает в ПЛИС, так что не надо нагружать ТС ненужными примерами.
И дело не в HDL, дело совсем в другом.
Есть понятие клокового дерева. Это значит, что по этому дереву разветвляются тактовые и они идут с минимальным разбегом.
И реальных клоковых деревьев в кристалле мало, потому они ценный ресурс и его надо беречь. А нужна "другая" частота - делите сигнал разрешения и триггер будет работать только в нужное время...
Поэтому на ПЛИС - только синхронное проектирование, и коммутация клока - это повод для увольнения...
А на рассыпухе выход одного триггера подается на вход другого. И организуются асинхронные цепи... Поэтому нельзя смотреть на рассыпуху и бездумно переносить ее в ПЛИС...
Да еще и компилятор добавит забот. Часть счетчиков он сделает быстрыми, а может и сделать медленными... И тогда - "не получается"....

Я веду занятия со студентами и эта тема - одна из важнейших. Так что если хотите присоединиться - пишите.

В приложении схема реализованная на рассыпухе в 2002 году, когда про язык VHDL знали только в IEEE Std 1076-2002.
Схема рабочая, использовалась в сериях MAX3000,MAX7000,ACEX 1K, Cyclone1,2 ну и щас будем пробовать в четвертом.
Тестировалась еще в MAX Baseline, а про квартус слышали только в америке.
ЗЫ. Это работало и на 555-й серии.
ЗЫ.ЗЫ про синхронность полностью согласен. На всю схему только один клок! Дешифрируйте предыдующую кодовую комбинацию и сдвигайте по выходу сначала задним а потом передним фронтом тактовой.
Прикрепленные файлы
Прикрепленный файл  RX_E1.pdf ( 98.87 килобайт ) Кол-во скачиваний: 66
 
Go to the top of the page
 
+Quote Post

3 страниц V  < 1 2 3
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 26th August 2025 - 14:54
Рейтинг@Mail.ru


Страница сгенерированна за 0.01395 секунд с 7
ELECTRONIX ©2004-2016