Метастабильность по входу CE для FF Xilinx, Есть? Нету? Опции

[dvladim]

Почему SRL не борется?

Т.к. это сдвиговый регистр на памяти, то это счетчики на адрес чтения, адрес записи. А метастабильность по адресу - это запись неизвестно куда и неизвестно откуда.

[Krys]

спасибо, дошло, как такое может быть физически. Я себе представлял, что там взаимосвязи между триггерами переключаются в режим физического сдвигового регистра. Но теперь понимаю, что сдвиговый регистр имитируется на основе принципов FIFO. А есть первоисточник информации, что SRL лишь имитирует сдвиговый регистр, а не физически переключает взаимосвязи?

Потому что триггеры тогда борются с метастабильностью, когда они включены в цепочку в количестве более одного. В SRL (как и в памяти вообще) цепочки из триггеров нет - грубо говоря он там один. Точнее их много, но включены они параллельно, а не последовательно

В свою защиту (или в защиту возможности подавления метастабильности на SRL) скажу, что при имитации сдвигового регистра по принципам FIFO в каждом триггере информация хранится несколько тактов. А за это время метастабильность устаканится (с какой-то вероятностью. Вполне допускаю, что она меньше, чем для цепочного соединения триггеров).

[des00]

А есть первоисточник информации, что SRL лишь имитирует сдвиговый регистр, а не физически переключает взаимосвязи?

Даташит на любую хилую плису в которой есть SLICEM

[Krys]

ug384, это на спартан6. Вчитывался-вчитывался в параграф про сдвиговые регистры, ничего не нашёл, что бы хоть как-то косвенно указывало на имитацию. Более того, нашёл косвенные подтверждения обратного: наличие цепочного соединения сдвиговых регистров. Согласно рисунку 19 на странице 27, SRL имеет отдельный выход старшего бита для цепочного соединения, но и отдельный выход для динамического выбора какого-либо промежуточного бита. В случае имитации потребовалось бы 2 порта на чтение и один порт на запись, все с разными адресами, т.е. нужна 3-портовая память. С одной стороны, нигде не говорится, что она не 3-портовая внутри (по выводам снаружи она 2-портовая). Но с другой стороны, не слишком ли много усложнений для этой самой имитации: городить внутренний, не используемый снаружи, третий порт, городить 3 счётчика доступа...? Не проще ли сделать сдвиговый регистр "в лоб", подсоединив выход более младшего бита ко входу более старшего?

[des00]

Вчитывался-вчитывался в параграф про сдвиговые регистры, ничего не нашёл, что бы хоть как-то косвенно указывало на имитацию.

:-e :-e :-e
ug331.pdf -> Spartan-3 Generation FPGA User Guide -> Section 1: Designing with Spartan-3 Generation FPGAs -> Using Look-Up Tables as Shift Registers (SRL16) -> Shift Register Architecture
ug384.pdf -> Spartan-6 FPGA Configurable Logic Block -> Spartan-6 FPGA CLB -> Slice Description -> Figure 3: Diagram of SLICEM
и там же -> Spartan-6 FPGA Configurable Logic Block -> Spartan-6 FPGA CLB -> Slice Description -> Figure 17: 32-bit Shift Register Configuration + текст выше

[Krys]

ug384.pdf -> Spartan-6 FPGA Configurable Logic Block -> Spartan-6 FPGA CLB -> Slice Description -> Figure 3: Diagram of SLICEM
и там же -> Spartan-6 FPGA Configurable Logic Block -> Spartan-6 FPGA CLB -> Slice Description -> Figure 17: 32-bit Shift Register Configuration + текст выше

Да именно это я и перекопал вдоль и поперёк, о чём писал в прошлом сообщении. Ну не вижу я там чего-то, откуда бы следовало, что сдвиговый регистр имитируется на принципах построения FIFO на памяти.
То ли мы о разном говорим, то ли что... Потому что вот тут Вы ссылаетесь на документ, где, наоборот, прямо показано противоположное:

ug331.pdf -> Spartan-3 Generation FPGA User Guide -> Section 1: Designing with Spartan-3 Generation FPGAs -> Using Look-Up Tables as Shift Registers (SRL16) -> Shift Register Architecture

Здесь на рисунке 7-2 на стр. 230 в явной форме виден классический сдвиговый регистр, без всякой имитации. Хотя, допускаю, что здесь показано лишь логическое построение сдвигового регистра, его функциональность. Физически это всё равно может быть реализовано в виде имитации. Но тогда эти хилые индусы - эдакие запутывальщики )))

[des00]

Да именно это я и перекопал вдоль и поперёк, о чём писал в прошлом сообщении. Ну не вижу я там чего-то, откуда бы следовало, что сдвиговый регистр имитируется на принципах построения FIFO на памяти.
То ли мы о разном говорим, то ли что... Потому что вот тут Вы ссылаетесь на документ, где, наоборот, прямо показано противоположное:
Здесь на рисунке 7-2 на стр. 230 в явной форме виден классический сдвиговый регистр, без всякой имитации. Хотя, допускаю, что здесь показано лишь логическое построение сдвигового регистра, его функциональность. Физически это всё равно может быть реализовано в виде имитации. Но тогда эти хилые индусы - эдакие запутывальщики )))

Простите меня великодушно, но вы либо издеваетесь либо вам отказывает логика здравого смысла и вам принципиально тролить по черному.
Черным по белому :

With the SRL16 configuration, the fixed LUT values are configured instead as an addressable shift register (see Figure 7-2). The shift register inputs are the same as those for the synchronous RAM configuration of the LUT: a data input, clock, and clock enable (not shown)

[dvladim]

В свою защиту (или в защиту возможности подавления метастабильности на SRL) скажу, что при имитации сдвигового регистра по принципам FIFO в каждом триггере информация хранится несколько тактов.

Метастабильность в регистре хранения конечно устаканится, но метастабильность возникает и на счетчиках адресов. И если вы не знаете в какой адрес записали и с какого считываете, то как тут корректно работать?
Что касается реализации, то у альтеры есть мегафункция сдвигового регистра на памяти. Там реализация вполне очевидна. Блок памяти у которого чтение и запись происходят с одного и того же адреса (режим записи после чтения), счетчик адреса считает до константного значения (глубина регистра) и сбрасывается в 0. Не думаю что у SRL будет какая-либо иная реализация.

[ViKo]

И что, регистр на памяти не умеет правильно записывать и читать относительно своих же тактов, переключающих счетчик адреса?
Инкрементировался счетчик адреса, сработал сигнал записи, данные пошли записываться... (вдруг, бац, данные стали меняться, ай, беда... в следующем такте запишутся ). Автоматика записи-чтения памяти работает-то на своей частоте... безупречно.
Где подвох?
P.S. Из параллельного регистра можно сделать последовательный.

[dvladim]

А пожалуй да, нарушение времянок между клоком и данными, на адреса это влиять не должно.
Интересно было бы сравнить на тестовой схеме.
У альтеры, кстати, где-то была приведена схема считающая сбои из-за метастабильности.

[Krys]

Автоматика записи-чтения памяти работает-то на своей частоте... безупречно.

Вот-вот, Вы меня опередили )) Счётчики записи-чтения вообще независимы от линии данных, она поступает на свой отдельный вход.

Что касается реализации, то у альтеры есть мегафункция сдвигового регистра на памяти. Там реализация вполне очевидна. Блок памяти у которого чтение и запись происходят с одного и того же адреса (режим записи после чтения), счетчик адреса считает до константного значения (глубина регистра) и сбрасывается в 0.

Мы говорим о сдвиговом регистре однобитного сигнала или о линии задержки многобитной шины на блочной памяти? И откуда там "реализация вполне очевидна"? Можете дать ссылку на документ и страницу плиз?

Не думаю что у SRL будет какая-либо иная реализация.

"Думаю, не думаю..." в данном случае неуместно ))) Надо факты

[Krys]

Простите меня великодушно, но вы либо издеваетесь либо вам отказывает логика здравого смысла и вам принципиально тролить по черному.

Не гневайтесь, есть ещё третий вариант: я хочу докопаться до истины, не полагаясь слепо на мнение авторитетных гуру )))

Черным по белому :
With the SRL16 configuration, the fixed LUT values are configured instead as an addressable shift register (see Figure 7-2). The shift register inputs are the same as those for the synchronous RAM configuration of the LUT: a data input, clock, and clock enable (not shown)

Ну и где тут говорится о реализации сдвигового регистра с помощью имитации по принципам реализации FIFO на памяти? Давайте переводить.
Но для этого нужно ещё привести абзац ранее, чтобы не вырывать фразы без контекста:
The LUT can be described as a 16:1 multiplexer with the four inputs serving as binary
select lines, and the values programmed into the LUT serving as the data being selected.
Здесь говорится как введение, что в режиме LUTа (не в режиме SRL) "значения" (в терминологии выделенного куска), подаваемые на входы данных мультиплексора, запрограммированы (т.е. жёстко сидят в прошивке).
Теперь следующее предложение:
With the SRL16 configuration, the fixed LUT values are configured instead as an addressable shift register (see Figure 7-2).
Теперь уже в нужной нам конфигурации SRL те самые, указанные в предыдущем предложении "значения", которые были в режиме LUT как fixed (а в предыдущем предложении они же для запутывания читателя были названы programmed), вместо этого сконфигурированы как адресуемый сдвиговый регистр. Возможно, Вас смутило слово адресуемый? Ну дак это относится к адресации выхода, что на картинке 7-2 указано как мультиплексор. Всё логично.
Следующее предложение.
The shift register inputs are the same as those for the synchronous RAM configuration of the LUT: a data input, clock, and clock enable (not shown)
Перевод: входы сдвигового регистра те же самые, что и для конфигурации LUTа как синхронной памяти. Да, в выделенным Вами куске есть упоминание того, что есть что-то похожее, как у памяти. Те же самые входы. Ну и что, что входы те же? Это ещё не значит, что и работать будет совершенно так же. Да и входы те же, но не все, а только перечисленные далее после двоеточия: вход данных, тактовая и разрешение. Ну и что такого, что перечисленные входы имеются у сдвигового регистра? Да без них он в принципе не может быть построен. Это тоже никак не говорит об имитации. Если у двух чёрных ящиков одинаковые входы (да ещё и не все), то это не значит, что они и работать будут одинаково.

[jks]

https://docs.google.com/viewer?url=patentim...s/US5889413.pdf
https://docs.google.com/viewer?url=patentim...s/US6388466.pdf
https://docs.google.com/viewer?url=patentim...s/US6411124.pdf
https://docs.google.com/viewer?url=patentim...s/US7093084.pdf

судя по этим картинкам метастабильности не должно быть.

[Krys]

А где там говорится про метастабильность?
Судя по этим картинкам, хилые делают сдвиговый регистр "в лоб", а альтера - имитируют с использованием принципов реализации FIFO на памяти.

[jks]

Я про использование сдвигового регистра на LUT-RAM в качестве синхронизатора.
Там классический сдвиговый регистр, который используется как LUT, память 16 бит или сдвиговый регистр.
Если на вход Din подавать данные, а снимать их с отводов N=2-15, то получится обычный синхронизатор,
если вход LUT не меняется (номер отвода зафиксирован).

У АЛЬТЕРы судя по всему на Циклонах до V серии входы CE глобальные для LAB, т.е. в регистрах LE нет CE входа.
Т.е. клок CLK0/CLK1 формируется в CLKCTRL блоке LAB из CE0/CE1.