Настройка проекта для загрузки в аппаратуру, Отсимулированный проект не работает в аппаратуре Опции

[verali]

Всем добрый день! Имеем Cyclone V (обычный, без SOC) + Quartus 14.0 + QuestaSim.
Собрал проект цифрового понижающего преобразователя (digital down converter) из альтеровских IP ядер (NCO, умножитель, FIR фильтр) и с opencores (CIC фильтр). Система двухканальная. В самом начале идет логика автоматического сброса (далее сброс будет приходить с процессора)

Отдельно DDC, собранный из IP ядер.

Данные с ПЛИС по последовательному порту идут в DSP. Под выходные данные с ПЛИС идет строб, который я вывожу на контрольные точки.

В SDC файл прописываю свой клок, равный 60 МГц.


В Warning присутствуют следующие предупреждения:
1)Unconstrained output ports


2)4 сигнала строба:
Missing drive strength and slew rate


Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались. В будущем они пойдут в DSP.
При загрузке в ПЛИС стробы не идут - на контрольных точках висит высокий уровень.
Буду признателен, если подскажете, как избавиться от варнингов.