|
Есть плата с zynq XC7Z030-1FBG484C. На кристалл подан только один клок 50МГц на ногу A12 (PS_clk).
Текущий проект собран в ISE 14.6 (раньше работали с кинтексом, потом перешли на цинк, исходники такие же остались).
Плату изготовили, но накосячили с ддр для процессора, сейчас исправляют. Есть желание проверить работу логики ПЛИС без процессора.
Вот вопрос, можно ли получить 50 МГц с ноги A12 в логике ПЛИС?
Погуглил, вроде там pll стоит, с помощью которого можно из PS_clk получить до четырех клоков для PL. Это pll конфигурится в вивадо? В ISE то ничего не сделать?
|
Zynq PS_clk to PL_clk
Jun 4 2017, 18:14
