реклама на сайте
подробности

 
 
> verilog аналог others из vhdl
el.d
сообщение Aug 30 2017, 08:37
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 42
Регистрация: 2-08-17
Пользователь №: 98 600



Здравствуйте.

В VHDL есть чудесная вещь, под названием others, которая позволяет делать например так:
Код
type my_array is array (0 to N-1) of std_logic_vector(W-1 downto 0);
signal example : my_array;

example <= (others=>(others=>'0'));


А как в Верилоге также разом обнулить все биты в аналогичной ситуации? Ну то есть имеем такую штуку:

Код
logic [W-1:0] example [0:N-1];

Это по идее аналог конструкции на VHDL, которую я привел выше. Как обнулить?
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 14:55
Рейтинг@Mail.ru


Страница сгенерированна за 0.01343 секунд с 7
ELECTRONIX ©2004-2016