проблема в Synopsys DC, Design is not valid top-level cell Опции

[shems]

Синтезирую Verilog RTL в Synopsys DS,
при Analyze-е выдает OK, а вот при Elaborate вудает: Error, Current design is not а valid top-level physical cell.

Verilog RTL состоит из двух файлов, top_cell.v и core.v. В top_cell.v файле только инстансы Core из core.v и соединения с портами модуля top_cell. Есть ли материал где описан требования к input data?