Несколько вопросов по проектированию PCB со StratixII Опции

[sweta]

Уважаемые! Помогите, кто чем может!
При проектировании платы возникло несколько вопросов.
1. При оценке импеданса LVDS линий получила около 80 Ом. При этом я могу использовать
внутреннее терминирование или все-таки лучше подобрать внешний согласующий резистор (на
вход) и надо ли городить что-нибудь для выходных пар? Частота предполагается 500 МГц. Кстати, не мог бы кто-нибудь посоветовать хорошую программу подсчета импедансов?
2. Как делать развязку Vccа и GNDa_PLL? Можно ли объединить аналоговые земли неиспользуемых PLL?
3. Самый некорректный вопрос: насколько сильно греется Stratix? У меня предполагается использование ок. 80% выходных ног, из них примерно 3/4 LVTTL, остальные - LVDS и 2 PLL при минимальной загрузке ядра.
Заранее благодарна за ответы на эти вопросы (или ссылки).