реклама на сайте
подробности
 
 Wiki Wiki  Photo Photo  Forum Forum  Reviews Reviews  Help (!) Help (!)
 
> Ripple clock при делении клока, вопрос начинающего
Индеец
сообщение Jun 29 2007, 07:06
Сообщение #1


Участник
*

Группа: Новичок
Сообщений: 20
Регистрация: 10-05-07
Из: spb
Пользователь №: 27 634
Здравствуйте!
Макс+плюс, графический редактор.
Делю частоту глобального клока пополам Т-триггером. Design Doctor выдает: Ripple Clock detected starting <с_этого_TFF>. Почитал хэлп, Ripple Clock Examples, все вроде соответствует их "good design practice". В репорт-файле полученный делением клок признан глобальным в разделах Buried Logic и Clock Signals.
Что я не понимаю???!!! Не удается победить Ripple Clock. Что делать???!!!


Для справки, моя схема: порт INPUT, примитив GLOBAL, примитив TFF (с VCC на T-входе), примитив GLOBAL, и далее на схему.
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- Индеец   Ripple clock при делении клока   Jun 29 2007, 07:06
- - Victor®   Цитата(Индеец @ Jun 29 2007, 10:06) Здрав...   Jul 2 2007, 07:20
|- - Индеец   Цитата(Victor® @ Jul 2 2007, 11:20) Наско...   Jul 3 2007, 08:00
|- - Victor®   Цитата(Индеец @ Jul 3 2007, 11:00) Извини...   Jul 3 2007, 10:45
- - sazh   Нет проблем проблем в FPGA клок с выхода триггера ...   Jul 2 2007, 07:36
|- - Индеец   Цитата(sazh @ Jul 2 2007, 11:36) Нет проб...   Jul 3 2007, 07:35
- - sazh   Скажу крамольную вещь. Отключите на время разработ...   Jul 3 2007, 07:43
- - Andr2I   А все таки откуда берется ripple clock? Если выход...   Jul 16 2007, 14:49

 

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 

RSS Текстовая версия Сейчас: 21st July 2025 - 13:56
Рейтинг@Mail.ru


Страница сгенерированна за 0.01405 секунд с 7
ELECTRONIX ©2004-2016