непонятно работает Signal Tap, Квартус 9.0 Опции

[essev]

Всем привет.



У меня следующий маршрут проектирования:

FPGA Advantage -> Precision Synthesys -> общий vhdl файл проекта

Подсовываю этот vhdl файл Квартусу 9.0 и хочу посмотреть состояние выходных портов в Сигнал Тап. Каждый порт, согласно моему описанию vhdl, содержит dff триггер.

Нахожу в Сигнал Тапе в Квартусе 9.0 - Pins all и нахожу нужный мне порт, которую хочу "обстрелять".

Но при анализе в Сигнал Тапе ничего нет - времянки пустые. Хотя проект вроде отрабатывает как нужно...


Кидаю проект в Квартус 6.0. Делаю все аналогично как выше и времянки отображаются...



Что я делаю не так? Надеюсь, выходные порты не надо обзывать как виртуальные пин, чтобы Квартус 9.0 дал мне их "посмотреть"