|
Доброе время суток,уважаемые форумщики!
Столкнулись мы с такой проблемой в P-CAD (2002):
есть внутренний слой, типа Plane. Назван он PWR, на нем с помощью команды Place\Plane по всему периметру платы завели плэйн связи 3.3V. И на этом же слое сделали еще два плэйна (один из них CPU_OVDD), островками с помощью команды Place\Plane. Каждому из этих островков назначена своя связь. При проверке DRC\Plane Violations появляются ошибки типа: Error 1 -- Net CPU_OVDD shorted to Net 3V3 due to a Via hole:
* Via at (137.375,108.875) mm [PWR layer].
Что это такое и как с этим бороться? Подскажите пожалуйста.
--------------------
|
P-CAD выдает ошибку, Error 1....
Jan 22 2008, 08:56
