Оптимизация VHDL кода под конкретную FPGA, Как? Опции

[slog]

Пишу на VHDL, вроде все работает, но если посмотреть на полученную схему, что там компилятор нагородил, что-то совсем не оптимально выглядит. Если бы я делал схему из простой логики, делал бы совсем по другому, и меньше ресурсов бы ушло. Некоторые изменения VHDL кода изменяют и синтезируемую схему, и кол-во логических ячеек, хотя алгоритм работы схемы остается без изменений. Но методом тыка это делать долго.

Вообщем что можно почитать о том как оптимально писать на HDL чтобы схема красиво ложилась в конкретную FPGA.
Работаю с Altera.