реклама на сайте
подробности

 
 
> VHDL - как реализовать такую вещь..., немного не понимаю я тут..
Kuzmi4
сообщение May 15 2008, 16:27
Сообщение #1


Гуру
******

Группа: Свой
Сообщений: 3 304
Регистрация: 13-02-07
Из: 55°55′5″ 37°52′16″
Пользователь №: 25 329



Здравствуйте.

Есть такой код:
Код
hf_dep1:    process (half_full,signal2foto) is
        begin
            if ( half_full'event and half_full='1' ) then --аналогично (rising_edge(half_full)) then
            ---+++
                rd <= '1';
                rd_clk <= clock;
            ---+++
            end if;
            if ( signal2foto'event and signal2foto='1' ) then --аналогично (rising_edge(signal2foto)) then
                ---+++
                    rd <= '0';
                    rd_clk <= '0';
                ---+++
            end if;
        end process;

и ему подобный
Код
reset_proc: process (rst,start) is
            begin
                if ( (rst'event and rst='1') and start='0' ) then --аналогично (rising_edge(rst) and start='0') then
                --+++                
                in_rst_signal <= '1';                
                --+++                
                end if;
                if ( start'event and start='1' ) then --аналогично (rising_edge(start)) then
                    --+++
                        in_rst_signal <= '0';--return back reset signal to ZERO
                        rst <= '0';
                    --+++
                    end if;
            end process;

Матюкаеться так 1111493779.gif :
Цитата
Error (10820): Netlist error at my_fifo.vhd(148): can't infer register for in_rst_signal because its behavior depends on the edges of multiple distinct clocks

Error (10820): Netlist error at my_fifo.vhd(112): can't infer register for rd_clk because its behavior depends on the edges of multiple distinct clocks

Error (10820): Netlist error at my_fifo.vhd(112): can't infer register for rd because its behavior depends on the edges of multiple distinct clocks

В принципе могу понатыкивать компонентов с библиотек и посоединять их как нужнов коде, но есть желание разобраться с VHDL - а то как то я его знаю со схематической стороны sad.gif
Что же я не так делаю ? smile3046.gif
--
Имею книженцию <Суворова,Шейнин..> - по ней и выучил азы sad.gif
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- Kuzmi4   VHDL - как реализовать такую вещь...   May 15 2008, 16:27
- - Самурай   Цитата(Kuzmi4 @ May 15 2008, 20:27) Здрав...   May 15 2008, 16:36
- - Kuzmi4   Это так сказать квинтэсенция чего хочется получить...   May 15 2008, 16:38
|- - tolik1   Цитата(Kuzmi4 @ May 15 2008, 20:38) Это т...   May 16 2008, 04:47
- - vetal   ЦитатаА на счёт не получится - на рассыпухе такая ...   May 15 2008, 16:56
- - Kuzmi4   2 vetal - я там неправильно описал, привязка идёт ...   May 16 2008, 08:06
- - rv3dll(lex)   чёта я не пойму как можно один и тот-же сигнал мен...   May 16 2008, 08:37
- - Kuzmi4   2 rv3dll(lex) - а можете объяснить - отчего так ? ...   May 16 2008, 12:54
|- - rv3dll(lex)   Цитата(Kuzmi4 @ May 16 2008, 16:54) 2 rv3...   May 19 2008, 04:20
- - Kuzmi4   2 rv3dll(lex) - Задача в принципе не сложная - у ...   May 19 2008, 10:35
|- - rv3dll(lex)   Цитата(Kuzmi4 @ May 19 2008, 14:35) 2 rv3...   May 19 2008, 10:54
- - Kuzmi4   Спасибо, вроде вырисовывается картинка... На счёт ...   May 19 2008, 11:07
- - Kuzmi4   В обсчем написал такой код : Кодmain_process: ...   May 20 2008, 09:48
- - rv3dll(lex)   так почему нельзя использовать твой клок для такти...   May 20 2008, 10:04
- - Kuzmi4   2 rv3dll(lex) - понимаете - клок что на АЦП и фифо...   May 20 2008, 10:17


Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 3rd August 2025 - 10:22
Рейтинг@Mail.ru


Страница сгенерированна за 0.01366 секунд с 7
ELECTRONIX ©2004-2016