Serial RapidIO Core for Xilinx Virtex5, Поделитесь результатами, принципами работы с ядром Serial RapidIO Опции

[Waldemarius]

Уже не первый день ковыряюсь с ядром Serial RapidIO для Xilinx Virtex5. Возникло несколько вопросов, может посоветуите что-нибудь. Когда генерю Serial RapidIO с помощью Сore Generator могу выбрать сгенерить Endpoint Example. Так вот вопрос если я пример генерить не буду а только Serial RapidIO Physical Layer, Logical and Transport Layer, смогу я без Endpoint Example использовать ядро? Дело в том, что в результате я получаю .xco и .ngc файлы добавляю их в проект в ISE 10.1 и никаких .vhd или схематических файлов сгенерировать не могу!!! Когда генерю пример есть там куча .vhd файлов. Как понял ndpoint Example структурно состоит из пользовательского блока и Wrapper, куда входит 3 уровня интерфейса и буффер. Я решил вытаращить оттуда Wrapper.vhd, а потом создать свой юзеровский проект. Создал проект, добавил все файлы, которые относятся к Wrapper, даже получилось создать схематический элемент, но ISE ругается на стадии имплементации, с .ucf проблемы, пока разбираюсь.

Вопрос к аудитории следующий: вообще у кого-то есть или были реальные результаты использования этого ядра? Что можете посоветовать для успешной реализации этого интерфейса? Только большая просьба отвечать людям, которые действительно работали с Serial RapidIO и получили результаты. Может дадите рекомендации по реализации интерфейса RapidIO между двумя FPGA или FPGA и DSP.

Заранее благодарен за помощь!!!

Сообщение отредактировал Waldemarius - Feb 23 2009, 14:54