Ситуация такая. При проверке сигналов в созданном в IODesigner компоненте xilinx 50vlx50t в корпусе ff1136 оказалось что IODesigner не подсоединил несколько сигналов питания банков.
Я так полагаю это ошибка, но как теперь с этим бороться непонятно, кто нибудь сталкивался с этой ситуацией и как решали? Попробовал сделать соответствие типов пинов NC и VCCO, эффекта никакого не дало.
Сообщение отредактировал agryl - Nov 14 2010, 20:29
Все разобрался, у Xilinx в документе Virtex-5 FPGA Packaging and Pinout Specification для этой плис банки не используются, а питание подводится к банкам, т.е. Mentor прав, а xilinx допустил неточность... Вопрос решился, можно закрыть тему.
Несоответствие базы плис в IODesigner EE7.9 update 4
Nov 14 2010, 20:29
