Ситуация такая.
При проверке сигналов в созданном в IODesigner компоненте xilinx 50vlx50t в корпусе ff1136 оказалось что IODesigner не подсоединил несколько
сигналов питания банков.

C16 5 VCCO_5
F17 5 VCCO_5
B19 5 VCCO_5
AK15 6 VCCO_6
AN16 6 VCCO_6
AJ18 6 VCCO_6
G24 23 VCCO_23
C26 23 VCCO_23
F27 23 VCCO_23
AL22 25 VCCO_25
AK25 25 VCCO_25
AN26 25 VCCO_25

Я так полагаю это ошибка, но как теперь с этим бороться непонятно, кто нибудь сталкивался с этой ситуацией и как решали?
Попробовал сделать соответствие типов пинов NC и VCCO, эффекта никакого не дало.

Все разобрался, у Xilinx в документе Virtex-5 FPGA Packaging and Pinout Specification
для этой плис банки не используются, а питание подводится к банкам,
т.е. Mentor прав, а xilinx допустил неточность...
Вопрос решился, можно закрыть тему.