Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588
Моделирую функционально - сигнал dqs_div_out сначала устанавливается, а через несколько тактов спадает и память работает нормально. Однако при моделировании с учетом таймингов он устанавливается и не спадает. Причина как я понимаю в задержках. Как их урегулировать? Использую Spartan 3E. Все констрейны, сгенерированные MIG-ом учтены....
Сообщение отредактировал AlphaMil - Jan 20 2011, 14:26
DDR, Запуск ядра от Xilinx
Jan 20 2011, 14:16
