Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: DDR
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
AlphaMil
Моделирую функционально - сигнал dqs_div_out сначала устанавливается, а через несколько тактов спадает и память работает нормально. Однако при моделировании с учетом таймингов он устанавливается и не спадает. Причина как я понимаю в задержках. Как их урегулировать? Использую Spartan 3E.
Все констрейны, сгенерированные MIG-ом учтены....
Shtirlits
Открыть исходники MIG-а, посмотреть как индусы управляют сигналом DQS, сделать по-уму.
На самом деле и так все работает, но нужно подключать SDF-файл.
MIG моделируется нормально либо функционально - там кое-что для этого прикручено через transport или еще через что-то несинтезируемое - и полностью со всеми задержками.
Если SDF-файл нормально загружается, удивлюсь и захочу посмотреть на разные скриншоты.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.