подключение DDRII SDRAM к Spartan-6, какие куда Опции

[Sergei_Ilchenko]

Доброе время суток, уважаемые!
(пишу не я, а мой студент-стажер)
Подскажите чайнику: имеем DDRII SDRAM 512Mb и Spartan-6 FPGA. Надо подключить первое ко второму.
Какие пины куда?
Судя по тому, что совсем конкретных правил я не нашел (да и вообще каких либо), вариантов может быть много.
Но я не понимаю в этом ничего вообще, эта задача - моя первая.
Даташиты смотрел и на оперативку и на плис. Наверно что-то упустил. Если так, то подскажите, пожалуйста, куда и в какой там смотреть.

Заранее весьма благодарен

[Victor®]

Доброе время суток, уважаемые!
(пишу не я, а мой студент-стажер)
Подскажите чайнику: имеем DDRII SDRAM 512Mb и Spartan-6 FPGA. Надо подключить первое ко второму.
Какие пины куда?
Судя по тому, что совсем конкретных правил я не нашел (да и вообще каких либо), вариантов может быть много.
Но я не понимаю в этом ничего вообще, эта задача - моя первая.
Даташиты смотрел и на оперативку и на плис. Наверно что-то упустил. Если так, то подскажите, пожалуйста, куда и в какой там смотреть.

Заранее весьма благодарен

Запустите Core Generator и сгенерируйте
ядро контроллера с помощью MIG. Потом смотрите на документацию и сгенеренный код.
Есть там и UCF с распиновкой.

[wolfman]

В ug385.pdf вроде бы нормально расписано.

[DmitryR]

А если посмотреть в пинаут - то там просто в названиях ног указано, какие линии памяти они обслуживают.

[thehightower]

А если посмотреть в пинаут - то там просто в названиях ног указано, какие линии памяти они обслуживают.

да, точно, указано в названиях прямо явными намеками. Но вот есть рабочая плата, год назад разведенная, так вот как в ней, несообразно этому правилу!
Фрагментик:
изображение

Если что, это я размещал тему, с аккаунта преподавателя.
На следующем скриншоте видно, что я сделал, там хоть и не все окно, но пины поместились все. Сделана наверно половина.
Проверьте, пожалуйста!
что сделал

Сообщение отредактировал thehightower - Feb 28 2011, 10:52

[DmitryR]

да, точно, указано в названиях прямо явными намеками. Но вот есть рабочая плата, год назад разведенная, так вот как в ней, несообразно этому правилу!
Фрагментик:
изображение

Судя по всему, там подключена SDRAM и внутри сделан обычный контроллер.

Если что, это я размещал тему, с аккаунта преподавателя.
На следующем скриншоте видно, что я сделал, там хоть и не все окно, но пины поместились все. Сделана наверно половина.
Проверьте, пожалуйста!
что сделал

А DDR-2 так работать не будет.

[thehightower]

DmitryR, уважаемый, расскажите, почему. Банки разные задействовал?
Чем подробнее, тем лучше. Спасибо.

Если кто-нибудь может посоветовать конкретную литературу для освоения конкретно этого вопроса, то милости прошу

[DmitryR]

Потому, что надо подключить их так, как написано в пинауте. Ну и внутри одного банка, разумеется.

[thehightower]

Потому, что надо подключить их так, как написано в пинауте. Ну и внутри одного банка, разумеется.

Ок, спасибо, постараюсь!
Сделаю - размещу и попрошу проверить ещё

[thehightower]

Посмотрите, пожалуйста, теперь:
Image

ой, только порты квадратными должны быть. ну суть положения не меняет)))

[thehightower]

Нууу....!
Не забывайте про меня!)))

[radistka]

зравствуйте!

я пытаюсь подключить DDR3 к Spartan6, хочется это смоделировать в программе. С чего начать и как приступить, если напрямую подключать память без MIG?

До этого не работала ни со спартанами, ни с Xilinx ISE Design Suite.

[Мур]

зравствуйте!

я пытаюсь подключить DDR3 к Spartan6, хочется это смоделировать в программе. С чего начать и как приступить, если напрямую подключать память без MIG?

До этого не работала ни со спартанами, ни с Xilinx ISE Design Suite.

Усвойте, что такие подключения возможны строго с определёнными ножками ПЛИС. Их даже менять местами между собой сложно, хоть они и правильно выбраны функционально в IP(имеется ввиду разряды). Разработчику очень сложно находиться в таких рамках. Вот почему для ПЛИС сначала делается проект, а потом печатная плата под него. Методом итераций подбирается приемлемая комбинация распиновки и разводки п\п.

[radistka]

Я ознакомилась с схемой подключения DDR3 на плате SP605, где данные подключатся напрямую к ПЛИС, а адреса тоже, но с параллельными резисторами, подведенными к питанию. Насколько обязательны эти резисторы в адресной шине, их роль и из каких соображений выбираются?

[Мур]

Я ознакомилась с схемой подключения DDR3 на плате SP605, где данные подключатся напрямую к ПЛИС, а адреса тоже, но с параллельными резисторами, подведенными к питанию. Насколько обязательны эти резисторы в адресной шине, их роль и из каких соображений выбираются?

Так это обязательный элемент при согласовании линий связи. На таких частотах без них беда. Кстати, обратите внимание, что по данным используется подключение к Ref(половинному)питанию(там даже под это специальная микросхема должна стоять), а в ПЛИС эта опора подана на спациальные ножки внутреннего компаратора. У нас когда-то это место прозевали и сроки пришлось сдвигать на 2 мц.