Трансляция Verilog <-> VHDL Опции

[Fynjisx]

Привет Всем!
Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот???
Второй вопрос:
Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник.
Заранее спасибо...

Сообщение отредактировал Fynjisx - Sep 30 2011, 04:23