FPGA и CPLD, разница? Опции

[Muxamor]

Кака разница между FPGA и CPLD? Как я понил на данный момент CPLD используеться чтобы загрузить с флешки FPGA!

А для чего и чем они отличаються?

[DSIoffe]

Окончательного определения ни для того, ни для другого никто не даст. Здесь уже пробовали.
На практике можно считать, что в FPGA очень много триггеров, но логика не очень могучая. А в CPLD - наоборот, триггеров меньше, но мощная логика.
Кроме того, обычно конфигурационная память у FPGA внешняя, а у CPLD встроенная.

Как я понил на данный момент CPLD используеться чтобы загрузить с флешки FPGA!

Неправильно. И то, и другое - программируемая логика, много где используется.
Есть такое хорошее место: http://www.fpga-faq.narod.ru/. Там про ПЛИС самое главное и понятно.

[andrew_b]

Кака разница между FPGA и CPLD? Как я понил на данный момент CPLD используеться чтобы загрузить с флешки FPGA!
А для чего и чем они отличаються?

Используйте поиск. http://forum.electronix.ru/index.php?showt...%F1%F2%E5%EC%FB

[asen]

А вот вопрос сможет ли какойнибуть например счетчик 32 бита работать на частоте 100 МГц и если сможет то на чем его сделать на CPLD или FPGA и каким семействам это подсилу ??? <_<

[Black Pahan]

Для Altera Cyclone такой счетчик будет щёлкать с максимальной частотой переключения триггеров для каждого из грэйдов т.е. 275МГц для 8 грэйда, 320 для 7, и 405 для 6 соответственно. Т.к. в счетчике фактически кроме триггеров ничего и нет. Всякие там Stratix'ы и т.п. еще быстрее будут.
CPLD MAXII тоже асилят.
Короче для современной программируемой логики не проблема.

НО! это только если в проекте акромя счетчика ничё нету.

В более-менее сложных проектах максимально допустимая частота системного клока может сильно падать.

[des00]

Для Altera Cyclone такой счетчик будет щёлкать с максимальной частотой переключения триггеров для каждого из грэйдов т.е. 275МГц для 8 грэйда, 320 для 7, и 405 для 6 соответственно. Т.к. в счетчике фактически кроме триггеров ничего и нет. Всякие там Stratix'ы и т.п. еще быстрее будут.

хмм сильно сомневаюсь что это не так
для 4 бит счетчика еще может быть, но не для 32 бит
ведь не даром есть спец. схемы построения счетчиков высокой разрядности

[Muxamor]

Неправильно. И то, и другое - программируемая логика, много где используется.

Но для загрузки FPGA используеться же CPLD?

[andrew_b]

Но для загрузки FPGA используеться же CPLD?

Да нет же. Это разные типы микросхем.

[Black Pahan]

ведь не даром есть спец. схемы построения счетчиков высокой разрядности

В Cyclone такая спец. схема аппаратная в каждом LE.
Дело в том, что Сyclone/Stratix построены по Carry-Select architecture.
Посмотрите Figure 2–8 http://altera.com/literature/hb/cyc/cyc_c5v1.pdf сразу поёмете.
В СycloneII/StratixII от этой архитектуры отказались - дорого сильно, LUT вдвое толще становится.
Как результат на 64-bit counter'e:
EP1C6T144I7 - 252MHz. (Сyclone)
EP2C5T144I8 - 151MHz. (СycloneII)
EP2C5T144C7 - 167MHz. (СycloneII)

32-bit counter'e:
EP1C6T144I7 - restricted to 320MHz.
EP2C5T144I8 - 240MHz.
EP2C5T144C7 - 269MHz.

софт - QII 5.0 SP1.04


Так что СycloneII/StratixII и фсякие там Xillinx в пролёте.



2Muxamor

Тебя же послали в хорошее место . http://www.fpga-faq.narod.ru/

[Muxamor]

НУ хорошо !

При пере воде вот этого :

In order to provide a jumper free design an FPGA is used to implement all functional modes. Easy logical update feasibilities are enabled by exchanging the FPGA configuration file that is stored in the onboard flash memory. This file is downloaded to the FPGA via the CPLD.

Получаеться что FPGA грузиться с флешки через CPLD!

[Vjacheslav]

Прочитайте какую-нибудь обзорную статью на русском языке, благо их полно: например Стешенко.
Учить, объяснять Вам с уровня школьника вряд ли кто будет, а вот после этого задавайте вопросы по-существу. При этом должно быть понятно что Вы хотите. А теперь по существу...
Программируемую логику делят на 2 вида, в зависимости от того, где хранится конфигурация - попросту межсоединение элементов внутри ее.
1. FPGA - конфигурация во время работы хранится внутри ее в ОЗУ (RAM), поэтому каждый раз при включении необходимо загрузить эту таблицу межсоединений. Стандартно, для этого, фирма разработчик выпускает последовательные ПЗУ (ROM), которые согласованы с ней по сигналам и протоколам, с которой напрямую (без всяких промежуточных элементов) происходит загрузка конфигурации при включении питания. Кроме того есть флэш-ПЗУ и третьих фирм, а также Вы вольны загружать ее откуда хотите и как ходите: из параллельной ПЗУ через контроллер, сделанный на CPLD, из микроконтроллера и т.д. и т.п.
2. CPLD - конфигурация хранится во внутренней, перепрограммируемой ПЗУ и не требует загрузки каждый раз при включении.
А как следствие этого, отличаются объемы логики и шин, которые в них заключены. Хранение конфигурации в ОЗУ не очень удобно, зато можно хранить большую конфигурацию - ОЗУ и большой емкости занимает существенно меньше площади кристалла, чем перепрограммируемое ПЗУ. Поэтому для программируемой логики большого объема выбора нет - хранение конфигурации только в ОЗУ.
3. Есть и промежуточный вариант: MAX II - совмещение FPGA и загрузочного ПЗУ в одном устройстве и в силу того что конфигурация хранится все-таки внутри - фирма называет их CPLD.
И самое главное - так ли уж важно как они называются? - главное в понимании того что внутри и сколько. Деление на FPGA и CPLD весьма условно и на примере MAX II видно что грань стирается.

[Muxamor]

Вы вольны загружать ее откуда хотите и как ходите: из параллельной ПЗУ через контроллер, сделанный на CPLD, из микроконтроллера и т.д. и т.п.

Вот это я и спрашивал!

[Vjacheslav]

Из Вашего вопроса это непонятно.
И еще Вы забыли при цитировании слова "а также", которые на мой взгляд здесь существенны! и означают, что это дополнительный, а не основной способ загрузки конфигурации.
Повторюсь еще раз: для загрузки FPGA вовсе не нужны никакие CPLD: стандартный способ - внешнее последовательное ПЗУ. Для каждой FPGA в описании указаны рекомендуемые флэш-ПЗУ, подключаемые напрямую к FPGA!!!!

[Nixon]

По поводу CPLD и FPGA:
Классическое отличие этих двух типов программируемых asic сводится к различным концепциям внутренней реализации пользовательских логических функций. FPGA основана на том понятии, что любую логическую функцию можно представить в виде таблицы истинности. Т.е. на любое входное воздействие изначально известно и прописано в особой памяти выходное значение функции. Сам же логический процесс при этом совершенно не нужен. Такая особая память назывется LUT ячейкой (Look-up table). CPLD же основана на теореме, что любую логическую функцию можно представить в виде суперпозиции элементарных логических функций (and, or, not, xor и т.д.) и поэтому основной единицей топологии CPLD есть матрица этих самых логических функций, которую при программировании мы определенным образом коммутируем между собой. В данном случае нам не нужно знать все возможные выходные значения пользовательской логической функции в зависимости от входных воздействий, поскольку мы физически реализуем эту самую функцию.
Каждая из этих концепций имеет свои плюсы и минусы и поэтому на современном этапе грань между FPGA и CPLD все больше стирается.

[Adlex]

Еще одно свойство FPGA с внешней памятью - возможность во время работы переконфигурировать ПЛИС (если это позволяет алгоритм функционирования), что. в некоторых случаях, позволяет применять менее мощный чип.