Форум разработчиков электроники ELECTRONIX.ru

Помощь - Поиск - Пользователи - Календарь

Полная версия этой страницы: Не симулируется pll Modelsim 6.5

Форум разработчиков электроники ELECTRONIX.ru > Сайт и форум > В помощь начинающему > Программирование

Kokos

Dec 10 2012, 12:38

Пытался смоделировать умножитель частоты но не получается.
Не понимаю почему на выходе при моделировании всегда 0? Кто-нибудь сталкивался с таким? как можно решить?

CODE

`timescale 1 ps / 1 ps
module after_definder (

input wire clk

);

wire out_pll;
wire loc;

pll_1 pll_x8(
	.inclk0(clk),
	.areset(1'b1),
	.c0(out_pll),
	.locked(loc)
	);	

endmodule
//testbentch
`timescale 1 ps / 1 ps

module after_definder_tb;
  
reg clk;

after_definder model(.clk(clk));

initial
begin
clk=0;
end

always 
begin
#5000 clk=~clk;
end

endmodule

novchok

Dec 10 2012, 12:43

Некоторые требуют в начале сразу после сброса то ли сам сброс удерживать, то ли подать несколь тактов частоты в течение некоторого времени. Почитайте доки на PLL, там это описано.

arexol

Dec 10 2012, 12:43

Цитата(Kokos @ Dec 10 2012, 15:38)

CODE

`timescale 1 ps / 1 ps
module after_definder (

input wire clk

);

wire out_pll;
wire loc;

pll_1 pll_x8(
	.inclk0(clk),
	.areset(1'b1),
	.c0(out_pll),
	.locked(loc)
	);	

endmodule
//testbentch
`timescale 1 ps / 1 ps

module after_definder_tb;
  
reg clk;

after_definder model(.clk(clk));

initial
begin
clk=0;
end

always 
begin
#5000 clk=~clk;
end

endmodule

Попробуйте ресетом подергать чтобы был и передний и задний фронт

Kokos

Dec 10 2012, 12:57

попробовал ресетом поиграть, но все равно так же.
когда резет=1 на выходе постоянно 0
когда резет=0 на выходе постоянно х

yaghtn

Dec 11 2012, 06:09

Kokos, какое время симуляции, не слишком ли мало?
Лично мне как-то удобнее время симуляции задавать в самом тестбенче, конструкцией initial #(stoptime) $stop

В примере http://www.altera.com/support/examples/mod...simulation.html генерация начинается с 200ns.

Можно глянуть исходники, чтобы понять, как оно примерно написано и чего оно хочет.
К примеру c:\Altera\91sp2\modelsim_ase\altera\verilog\src\stratix_atoms.v :
Module Name : stratix_pll
Description : Timing simulation model for the Stratix StratixGX PLL.
In the functional mode, it is also the model for the altpll megafunction.

Kokos

Dec 11 2012, 07:43

Посмотрел пример, попытался поставить все существующие у меня сигналы таким же образом, но не получилось. После чего, сгенерировал новый pll модуль с тем же именем, но уже в 9-м Квартусе (32р), до этого был в 11-м (64р). Добавил вход pllena и установил в единицу. Сигналы оставил теми же. Но из компиляции убрал файлы _syn.v и _bb.v и после чего заработало.

Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.