Прошу более опытных коллег растолковать такой вопрос - верно ли, что у Zynq после любого сброса процессора требуется реконфигурировать FPGA'шную часть?
Если таки да, то как быть с отладкой кода для процессорной части и ватчдогом? (оно, конечно, не смертельно, но весьма неприятно...)

Вполне может быть такое...
Но куда не приятней обратная ситуация, что без сброса процессорной части не удается перепрошить FPGA.
Мутновато конечно там все...

Может быть Вам поможет это:
"The watchdog timer resets are internally generated by the watchdog timers when they are enabled
and the timer expires. There are three different watchdog timers in the PS: one system-level timer
(SWDT) and one private timer in each of the two ARM cores (AWDT0 and AWDT1). The system-level
timer reset signal always resets the entire system, while the private watchdog timers can either reset
just the ARM core that housed it, or the entire system. "

взято из ug_585
в том же описании табличку 26-1 гляньте.

2 Stewart Little
Как раз завтра буду ковырять сие чЮдо, пока читал доки.
По тому что я понял, там ресеты бывают разные: одни приводят к реконфигу плис, а другие - только к сбросу процессорной части. Думаю завтра смогу отписать поподробнее (если раньше никто не ответит).

2 Stewart Little

На счёт сбросов, в документике ug585 на странице 587 в Table 26‐1: Reset Effects указано, что сбросы вида "CPU (s) only" - только через "CPU Watchdog Timers when slcr.RS_AWDT_CTRL{1,0} = 1"
очень похоже что правду пишут, у меня тут пока нормально не завелось, потому проверить всё в табличке не могу.

А можно осуществлять конфигурацию PL части Zynq при помощи его же процессорной системы?

2 gosu-art
можно, ключевое слово "PCAP", вот например для затравки: How to use PCAP to config the PL in zynq?

Только так и можно.
Это у Альтеры есть разные варианты - грузить FPGA процессором, грузить процессор через FPGA, или грузить их независимо друг от друга.