Имеется отладочная плата Spartan-6 FPGA SP601 Evaluation Kit, на ней расположены различные интерфейсы, т.е. ножки плис физически подключаюся к ним. Мне нужно использовать только Ethetnet, но как я понимаю этим моя прошивка не должна ограничиваться и я должен описать остальные ножки которые подключены на плате. Я взял готовый проект который дается на эту плату и взял оттуда ucf. У себя в проекте помимо Etherneta в верхнем файле объявил остальные сигналы которые были в ucf и там же в ucf эти сигналы (ножки) объявил pulldown. Т.е. все подкюченные на плате но не используемые мной ножки подключил к земле. На плате так же присутствует интерфейс sma gtp. На стадии Map вылетает ошибка связанная с этим интерфейсом

Pack:1107 - Pack was unable to combine the symbols listed below into a
single IOB component because the site type selected is not compatible.

Further explanation:
The component type is determined by the types of logic and the properties and
configuration of the logic it contains. In this case an IO component of type
IOB was chosen because the IO contains symbols and/or properties consistent
with input, output, or bi-directional usage and contains no other symbols or
properties that require a more specific IO component type. Please double
check that the types of logic elements and all of their relevant properties
and configuration options are compatible with the physical site type of the
constraint.

Summary:
Symbols involved:
PAD symbol "TXP_OUT" (Pad Signal = TXP_OUT)
BUF symbol "TXP_OUT_OBUF" (Output Signal = TXP_OUT)
PULL symbol "TXP_OUT_PULLDOWN" (Pad Signal = TXP_OUT)
Component type involved: IOB
Site Location involved: B8
Site Type involved: OPAD

Кстати для этого интерфейса есть собственный bank.
Подскажите что мне подавать на выходы этих ножек или может можно как то вообще не использовать этот банк?

Если Вы говорите о скоростных трансиверах, то согласно рекомендациям Xilinx неиспользуемые выходы просто оставляете неподключенными и никак не запрограммированнными. Этого достаточно.

Спасибо) А можно узнать где про это сказано?
И то что выше описывал про создание прошивки, такой подход верен? (P.S. в плис новичок)

Приветствую!
1. Следует понимать, что если Ваш проект имеет 10 входов или выходов (к примеру), а в *.ucf Вы описали менее 10-ти тогда ISE все проглотит с одним варнингом. Следовательно, те входы/выходы которые имеются в проекте (и которые вы не описали в *.ucf) ISE самостоятельно назначит на любые удобные ему пины.
2. Если вы посмотрите мануал про то как импортные люди из Xilinx рекомендуют писать *.ucf листы, тогда станет ясно, что неиспользуемые пины в проекте МОЖНО запретить к назначению с помощью команды (если её так можно назвать) CONFIG PROHIBET. То есть указанные ноги в *.ucf будут запрещены к назначению.
3. Ваше решение с PULLDOWN лучше здесь не использовать.

http://www.xilinx.com/support/documentatio...uides/ug386.pdf
страница 161 Таблица 5.1

Т.е. я просто с помощью CONFIG PROHIBET в ucf указываю какие ножки я не хочу использовать в своем проекте?

Как я понял эту запись NET "DDR3_A<1>" PULLDOWN | LOC = "K1" |IOSTANDARD = SSTL15_II;
можно заменить CONFIG PROHIBET = K1 ???

Все верно. Все же советую почитать мануалы!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
config prohibit = K1;

Спасибо)
На счет мануалов, читать Constraints Guide или еще где эту информацию можно найти?

Думаю, достаточно
А вообще на сайте производителя вся инфа

Это ложь и провокация. Использованные сигналы, но не выведенные наружу, даже не разведутся на кристалле и тем более не будут выведены на рандомные пины.