Здравствуйте. Наверняка моя проблема уже где-то обсуждалась, но либо не нашел, либо не совсем как у меня. Вот есть крохотный проект, в котором есть двунаправленная шина bidir1_data_bus[15..0]. Блок Slava_bidir_Tx отправляет по ней данные кому-то, а блок Slave_bidir_Rx принимает по ней от кого-то

Вопрос по блоку Slave_bidir_Tx и шине bidir1_data_bus[15..0] на отправку по схеме Source-Synchronous Output (выдает шину bidir1_data_bus и частоту CLK_TX1). Блок тактируется частотой 125МГц, получаемой на pll_c5gx. Эта же частота уходит вместе с шиной bidir1_data_bus наружу, чтобы приемник этой частотой защелкивал данные.



описал частоты в sdc-файле:


Дальше задал ограничение на выход шины bidir1_data_bus:




Здесь предполагается, что Tsu и Th приемника этих данных от ПЛИС будет 4.0нс и 1нс соответственно

Дальше в Assignment'ах добавил настройки для bidir1_data_bus и сигнала, управляющего переводом ее в третье состояние:



Компилирую, запускаю TimeQuest, делаю Report All I/O Timings

Смотрю отчет Register to Outputs(Setup) - вроде по Setup укладывается
Смотрю отчет Register to Outputs(Hold) - краснота, не укладывается.



Много читал AN433 и другие документы по заданию ограничений на вводы/выводы. Везде пишут

Output maximum delay value = maximum trace delay for data + Tsu of external register - minimum trace delay for clock
Output minimum delay = minimum trace delay for data -Th of external register - maximum trace delay for clock

Если пренебречь trace delay for data и trace delay for clock, то это вырождается в

Output maximum delay value = + Tsu of external register
Output minimum delay = -Th of external register

Это я и задаю в set_output_delay max/min
Если правильно задаю констрейны и правильно описаны клоки, то почему не укладывается по Hold'у ?
И как заставить уложиться по Hold'у ?

Не нашел кнопки прикрепления файла. Вот ссылка на архив проекта

выдаваемый наружу TX_CLK должен быть сдвинут на 180 градусов. для этого можно использовать ALTDDIO_OUT
задание fast input register и fast output register тоже не будет лишним.

Fast Output Register и Fast Output Enable Register стоят.


сделал CLK_TX1 сдвинутым на 180 градусов (инвертировал, добавил ключ -invert):

По Hold'у стало лучше, но теперь Setup сломался (сдвинулся влево на 4нс - половину периода 125МГц)

SETUP БЫЛО


SETUP СТАЛО



HOLD БЫЛО


HOLD СТАЛО


То как HOLD стал - это нормально или я чего-то не понимаю?

Как теперь поравить SETUP ? Читал про multicycles, но не совсем понял подходит ли это для моего случая и как конкретно задать ?
В связи с изменением частоты CLK_TX1 относительно данных нужно ведь теперь приемник привести в соответствие с изменившимся передатчиком.

ИМХО , если частота уходит вместе с шиной bidir1_data_bus наружу, чтобы приемник этой частотой защелкивал данные, то это схема не Source-Synchronous Output, а System-Synchronous Output и соответственно констрейны надо делать иначе.

Я описывал в терминах AN433. Там они все Source-Synchronous, просто ограничения (constraints) там рассматривают System-Centric либо FPGA-Centric.

Вот здесь это более понятно описано: http://embedders.org/content/timequest-dly...rfeisov-raznykh ( автор - модератор этого подфорума )
На 3-й странице по ссылке описан System-Synchronous Output, но лучше начать с 1-ой.

Констрейны в общем случае могут не выполняться, особенно если tsu/th источника данных кривые. Судя по вашим данным Tsu = 4ns, Th = 1ns, это окно стабильности сигнала 5нс. Частота 125МГц = 8нс. Вам нужно уложиться в 3-нс (не считая джиттера), во всем диапазоне температур и чипов. Тут может быть не все так просто.

Если проект ваше не секретный, то можете написать мне в личку, глянем вместе что у вас там происходит.


только там на первой странице есть оговорка, что терминология авторская если клок идет с плис я назвал это System-Synchronius иначе Source-Synchronius