/*!****************************************************************************
*
@brief System Clock STM32F100RBT6B initialize
@details Установить тактовую частоту 24MHz
@param
@return
@note Вызывается в startup.s
*/
void SystemInit(void) {

/* Задать начальное состояние (как после сброса) */
RCC->CR = 0x00000083; // HSI On, HSITRIM = 0x80
RCC->CFGR = 0x00000000; // HSI oscillator used as system clock
RCC->CIR = 0x001F0000; // Reset and disable all interrupts

/* Включить HSE генератор
Счетчик таймаута старта HSE генератора, загружается числом из stm32f10x.h
Ждать готовности генератора или окончания таймаута */
uint32_t StartCount = HSE_STARTUP_TIMEOUT;
RCC->CR |= RCC_CR_HSEON;
while (--StartCount && !(RCC->CR & RCC_CR_HSERDY)) { }

/* Если HSE генератор включился (таймаут не вышел) */
if (StartCount) {

/* Конфигурировать SYSCLK, HCLK, PCLK2, PCLK1, ADCPRE
Задать коэффициенты деления частоты */
RCC->CFGR =
RCC_CFGR_SW_0 * 0 | // SW[1:0] bits (System clock Switch): HSI
RCC_CFGR_HPRE_0 * 0 | // HPRE[3:0] bits (AHB prescaler): SYSCLK / 1 = 24 MHz (max)
RCC_CFGR_PPRE1_0 * 0 | // PRE1[2:0] bits (APB1 prescaler): HCLK / 1 = 24 MHz (max)
RCC_CFGR_PPRE2_0 * 0 | // PRE2[2:0] bits (APB2 prescaler): HCLK / 1 = 24 MHz
RCC_CFGR_ADCPRE_0 * 0 | // ADCPRE[1:0] bits (ADC prescaler): PCLK2 / 2 = 12 MHz (max)
RCC_CFGR_PLLSRC * 1 | // PLL entry clock source: PREDIV1
RCC_CFGR_PLLXTPRE * 1 | // HSE divider for PLL entry: / 2 (4 MHz)
RCC_CFGR_PLLMULL_0 * 4 | // PLLMUL[3:0] bits (PLL multiplication factor): * 6 = 24 MHz
RCC_CFGR_MCO_0 * 7 ; // MCO[2:0] bits (Microcontroller Clock Output): PLL / 2 = 12 MHz

/* Пределитель для PLL, не обязательно
Младший бит совпадает с RCC_CFGR_PLLXTPRE */
RCC->CFGR2 =
RCC_CFGR2_PREDIV1_0 * 1 ; // PREDIV1 input clock divided by 2

/* Включить PLL (и защиту HSE от сбоев, если нужно)
Ждать, пока нет готовности PLL */
RCC->CR |=
RCC_CR_PLLON * 1 | // PLL enable
RCC_CR_CSSON * 1 ; // Clock Security System enable
while (!(RCC->CR & RCC_CR_PLLRDY)) { }

/* Выбрать PLL как источник системной частоты
Ждать, пока PLL не выберется как источник системной частоты */
RCC->CFGR |= RCC_CFGR_SW_0 * 2 ; // System clock Switch: PLL
while ((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_PLL) { }

/* Выключить внутренний генератор HSI */
RCC->CR &= ~RCC_CR_HSION;
}

/* Если HSE генератор не запустился, работать от HSI */
}