В случае MII на 100mb интерфейса TXD[3... 0]: Transmit Data — выдается синхронно относительно TX_CLK.
А сам TX_CLK: Transmit Clock. Вырабатывается в трансивере и передается в МАС.
А как происходит в случае интерфейса RGMII ? Там наоборот? Сам MAC подает синхронно клок GTX с данными TXD[3... 0] ?
Полная версия этой страницы: Ethernet на ПЛИС
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(NSergeevich @ Jul 10 2015, 14:30) 
В случае MII на 100mb интерфейса TXD[3... 0]: Transmit Data — выдается синхронно относительно TX_CLK.
А сам TX_CLK: Transmit Clock. Вырабатывается в трансивере и передается в МАС.
А как происходит в случае интерфейса RGMII ? Там наоборот? Сам MAC подает синхронно клок GTX с данными TXD[3... 0] ?
А сам TX_CLK: Transmit Clock. Вырабатывается в трансивере и передается в МАС.
А как происходит в случае интерфейса RGMII ? Там наоборот? Сам MAC подает синхронно клок GTX с данными TXD[3... 0] ?
http://www.hp.com/rnd/pdfs/RGMIIv2_0_final_hp.pdf
Я делал как нарисовано на Fig.3.
Фаза у CLK сдвинута на 90° по отношению к данным.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.