Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Virtex-6 - перевод командой по JTAG в другой режим конфигурации
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
TOPAZZ
В ходе разработки был допущен большой ляп - выводы М0-М2 посажены не на те напряжения, причем напрямую, без резисторов. Возможности доступа к нужным пинам нет.
Остался один доступный режим конфига - по JTAG. Соответственно, имеем великие тормоза при конфигурации.
В ug360-Virtex-6 FPGA Configuration User Guide ясно сказано, что "The M2, M1, and M0 mode pins should be set at a constant DC voltage level...The mode pins should not be toggled before or
during configuration... During configuration, the mode pins need to be at a valid logic level (either 0 or 1) when they are sampled on the rising edge of the INIT"
, как бы намекая, что вариантов нет и не будет.

Очевидно, что в логике управления конфигурацией чипа имеется регистр, где хранится текущий режим загрузки. Возможен ли к нему доступ?
Заранее спасибо.
Timmy
Если посмотреть в BSDL для V6, то INIT_B и M0-M2 в регистре сканирования присутствуют, то есть подёргать их через JTAG в тестовом режиме теоретически можно. Но при загрузке конфигурации тестовый режим JTAG придётся отключить, M0-M2 вернутся в состояние, заданное внешними пинами, и не известно, как загрузчик на это отреагирует. Может быть, и будет продолжать работать со значением, защёлкнутым ранее через JTAG. Или глюканётsm.gif.
EugeneS
QUOTE (TOPAZZ @ Oct 7 2014, 15:22) *
В ходе разработки был допущен большой ляп - выводы М0-М2 посажены не на те напряжения, причем напрямую, без резисторов. Возможности доступа к нужным пинам нет.
Остался один доступный режим конфига - по JTAG. Соответственно, имеем великие тормоза при конфигурации.
В ug360-Virtex-6 FPGA Configuration User Guide ясно сказано, что "The M2, M1, and M0 mode pins should be set at a constant DC voltage level...The mode pins should not be toggled before or
during configuration... During configuration, the mode pins need to be at a valid logic level (either 0 or 1) when they are sampled on the rising edge of the INIT"
, как бы намекая, что вариантов нет и не будет.

Очевидно, что в логике управления конфигурацией чипа имеется регистр, где хранится текущий режим загрузки. Возможен ли к нему доступ?
Заранее спасибо.


Как вариант, конфигурацию можно запускать через ICAP
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.