Хочется упаковать два потока данных в один на удвоенной частоте.

Вход 10+10 пар DDR LVDS и выход 10 пар DDR LVDS. Частота 65МГц.

Хочется сделать на MachXO2-2000 в 256bga. Задача вроде как не сложная, но DDR LVDS навевает сомнения...
Кто что скажет?

без обид, но могу сказать только одно : в даташите не написано?

прошу прощения, но программируемая логика не мой профиль, поэтому возможно это и выглядит как глупый вопрос.
В документе много всего написано, но поскольку опыта с CPLD/FPGA мало, то не хочется принимать желаемое за действительное. понятно что надо сделать проект, но пока я его сделаю и пройду по полям из граблей пройдет не мало времени.

2 Ant_m
MachXO2 Family DataSheet
page 57 / 3-16, Maximum sysIO Buffer Performance
+
вы всегда можете собрать дизайн из шаблонов (чтобы прикинуть как оно ляжет, какая частота, лягут ли лапы, и тд) на ваш случай и посмотреть что будет после P&R..

Вас должно интересовать 3 параметра : количество true и эмулируемых LVDS передатчиков/приемников, наличие поддержки DDR в IO пинах и максимальная частота которую можно гонять в режиме LVDS. Все 3 параметра находятся в даташите минут за 15. И если все параметры вас устраивают, то почему оно не должно работать ?

С приемом как я понял проблем нет, даже на самой медленной микросхеме. А вот с передачей есть "нюанс". Чтобы передавать ddr на скорости 130Мгц нужно самая быстрая cpld. А их в bga 0.8 нет на складах и вообще есть только самая медленная - 4
Остается вариант gearbox 4:1, с ним исходя из бумажки, задачу можно решить... В общем начал ковырять проект в брильянтах посмотрю что выйдет.