Цитата(Inanity @ Aug 31 2015, 20:57)

Сам реально ручками не щупал, но судя по схематику на KC705 для ethernet используется внешний PHY, подключенный к GPIO FPGA. PCIe использует входы\выходы трансиверов. На чем основываются сомнения в одновременном использовании двух ядер?
цитирую товарища:
"на том что в даташите написано что на всю плис всего 1 блок, который можно настроить на PCIE или ethernet"
а так же:
"отладочный набор это не показатель, нужны реальные проекты на реальной плисине"