Требуется разработать устройство которое могло бы генерировать до 16 LVDS (2.5 Вольт) тактовых сигналов 200 МГц. Также устройство должно уметь делить любую из выходных тактовых частот от 1 до 8, настройку делителей нужно будет задавать через i2c интерфейс.
Подскажите есть ли в природе недорогая CPLD (xilinx или altera) имеющая на борту PLL чтобы можно было используя кварцевый генератор 40 МГц умножить тактовую частоту до 200 МГц?

чистая CPLD Вам точно не подойдет
может МАХ10 ?

CPLD-FPGA где проложить границу? Если хотите, чтоб в одном камне, без внешней конфигурационной памяти, да ещё и дёшево, то Lattice MachXO2 Вам поможет - там есть все хотелки: PLL, аппаратный i2c, lvds, встроенная конфигурационная flash. И цена на уровне max2.вот ссылка

Подскажите еще, устравивает fpga (altera или xilinx), память конфигурации может быть внешней, основной акцент всеже на доступности и низкой цене. Нужно чтобы был PLL и как минимум 16 штук LVDS. Посоветуйте пожалуйста плис. И еще вопрос, имеются ли плис и память конфигурации с рабочей температурой до 125 градусов?

Вам правильнее и проще применить что-то типа вот этого.
И по деньгам и по времени разработки будет лучше.

Если Altera, то лучше младший Cyclone 4E, MAX10 будет избыточным и дороже в 2-3 раза. Один совет дам: перед тем, как принять решение, соберите проект в квартусе, распределите пины, пропишите констрейны. Это чтобы убедиться, что камень Вам точно подойдёт.

Дороговатая штука, цена от 4 кило рублей.

А что собираетесь тактировать этим устройством?

Требуется тактировать 16 устройств по LVDS

Спрашивают не просто так. Если это высокопроизводительные преобразователи (АЦП или ЦАП), то тактирование их сигналом с ПЛИС приведет к деградации характеристик. Если же тактовые сигналы предназначены для цифровых подсистем, то нормально.

однозначно будет испозьоваться для цифровых систем, ацп и цап не будет.

Тут аккуратно, LVDS напрямую с выхода ПЛИС, да и со специализированного вывода от PLL ПЛИС имеет большое значение джиттера и для тактирования АЦП/ЦАП не очень...

Нет. Возьмите лучше специализированный чип.

А если поглядеть в сторону
5M1270ZF256A5N
http://altera-plis.ru/plis-max-v.html

Подскажите справится ли он с требуемыми задачами?

Вам так принципиально воткнуть именно ПЛИС? Задайте вопрос более конкретно. Если только тактовые, то ставить BGAшный корпус (TQFP скорее всего не даст той тактовой), с ненастоящими LVDSами (MAX V devices only support emulated LVDS output using a three resistor network (LVDS_E_3R)), только ради 16 ти тактовых не разумно. Это не считая затрат на программирование, технологические процессы отладки изделия и т.д. и цену ошибки. Эффективнее со всех сторон поставить PLL с расширителем тактовых.

Дык, тогда Xilinx Spartan-6 самый маленький, XC6SLX4. На первый взгляд должен подойти. И корпус TQFP есть.

пара AD9510 или любой 400МГц генератор + пара LMK01010. будет гораздо проще и лучше чем городить это на плис.
если так хочется пару $$ сэкономить на комплектации, плис от lattice посмотреть можно, были там мелкие cpld с PLL.

з.ы. в MAX V есть PLL?

У макс 5, блок цифровой PLL реализуется на логических элементах, доступен в виде IP-ядра
Если будет использована плис то меня это избавит от кучи разной рассыпной логики.


Думаю тогда дополнительно плис будет и подрабатывать логикой и тд. LVDS не настоящий тоже устраивает так как будет использоваться только LVDS выход, вход не нужен.

Жесть, в спартане 2 честных PLL c VCO. + 4 DCM. Да и стоит вроде дешевле.

тогда и поставьте логику отдельно, тактовую отдельно. я вас правильно понял, 48 резисторов вы тоже будете ставить на тактовые и считать это нормальным ?

Да верно буду ставить 3 * 16 резисторов (типоразмер 0603), на частоте 200 МГц. Это плохо?

Вы конструктор изделия. Вам виднее. Каждый идет по своим граблям.

Затея ИМХО бред.

то есть нету.

Поделить 200 МГц на 3,5,7 с сохранением скважности равной двум обычная ПЛИС не сможет. Вам нужно будет сначала получить в PLL 400 МГц, а затем делить их на 6,10,14. Но дешевые ПЛИС на таких частотах, как правило, не работают. Зато на таких частотах работают LMX2531/LMX2541 + LMK01010 (этих нужно две шт.) или CDCM6208 (этих тоже две).

А можно один Спартан 6. У него VCO в районе 1000 МГц.

Я не про VCO. Я про делители на выходе VCO. Встроенных в PLL делителей может не хватить, а на FF поделить не получится из-за высокой частоты.

Можно, конечно, извратиться, и в PLL получать только 400/1, 400/3, 400/5, 400/7, а остальные частоты уже получать на FF и коммутировать на выходы логикой (утрирую, понятно, что на выходе коммутатора тоже должен стоять FF).

Но это в том случае, если возможных комбинаций выходных частот не много. То есть, если их действительно всего восемь.

думаю, прямым решением "в лоб" будет 16 штук генераторов SI570.
сомневаюсь в том, что там нужны какие-то деленные частоты.
если была бы нужна такая прецизионка, то там сразу бы про это и писали, в том числе с требованиями по фазовым сдвигам. Тогда совместно с генераторами я предлагал бы семейство LMK01010.

Чего там может не хватить? Там на каждом выходе любой целочисленный делитель можно поставить. Не нужно никаких триггеров. Также не забываем про BUFIO2, который сам по себе может делить частоту в 1, 3, 4, 5, 6, 7, 8 раз.
https://yadi.sk/i/FAjm8yxsmhMP8

Да и в самом маленьком чипе 2 PLL и 4 DCM, что в целом дает большие возможности по трансформации частоты.

В качестве делителя выхода VCO можно использовать OSERDES, они работают до максимальной частоты VCO, и позволяют поделить на любое чётное число, используя низкочастотную логику.

Охотно верю, тем более, что со Спартанами я никогда не работал. У меня в основном Altera.

Тем не менее, мне кажется довольно странным использовать FPGA, flash, разьем для ее программирования, плюс тратить время на само это программирование там, где можно просто поставить две штуки CDCM6208 и при этом еще и выиграть в цене, параметрах и площади на ПП.

Это уже другой вопрос. ТС хотел на ПЛИС. Правда CDCM6208 наверное штуки 3 понадобится, если необходимо иметь произвольный делитель на каждом выходе, но в целом сигнал будет качественнее.