Коллеги,кто работал с этим чипом? Не нахожу ответа на несколько вопросов.
1). Как вычисляется LLR(Lane Line Rate) выходного интерфейса в зависимости от режима работы? Аналоговые девицы просто дают формулу для расчёта,здесь такой формулы не нашёл.
2). Как понимать применительно к этому чипу выражение M = Number of (logical) converters , например для Bypass Mode, No Decimation, DDR = 1, P54 = 0 значение М = 8. Но ведь М это количество АЦП, как я понимаю. Тогда почему 8, информации по этому не нашёл.

Тех поддержка TI на редкость адекватно отвечает на вопросы по АЦП. Рекомендую задать там.

Год как политика TI изменилась. В худшую сторону. Но пробовать - не грех.

Тут вопрос по моему сильно зависит от типа микрухи.

Как то в одно и то же время спрашивал про подобную АЦП так они чуть ли не в схему залезли чтобы ответить.
И в то же время спрашивал у них про PLL так вот ответ был из разряда пользуйтесь нашей прогой для писи чтобы прошить и будет вам счастье. Учитывая то что PLL была подцеплена к плисине )

Так что как повезёт.