Можно как то определить уровень фазового шума который накладывается самой плис ? Например клок на xc6slx9 приходит c si531AC125M000DG проходит через 10 инверторов последовательно включенных и выходит на ножку плис, плис какие-то шумы вносит в сигнал? как примерно прикинуть?

Обязательно внесет. По крайней мере, когда я использовал циклон 3 для SDR, прохождение через любой инвертор, и даже просто через плис (входн. и выходн. буферы) убивает всю чистоту сигнала. Даже родной PLL (через dedicated ноги) дает меньший шум, чем очень чистый генератор пустить через плис. На вскидку, вроде надо было мне 30 ps джитера, с плис выходило на порядок больше. Пришлось генератор проводами тащить, от плис отрезать.

Вообще все данные в документации есть. Просто тащить сигнал через плис - безумие, нужна синхронная логика и здесь стоит отталкиваться от джиттера pll. К примеру, для моего текущего virtex6 на входной частоте 122.88МГц Pk-to-Pk Jitter 130.432ps и Phase error 113.74. Если частоту задавать выше, то цифра увеличится.

В разделе электрические характеристики ? Бывают плис с низким уровнем шума? А если синхронная логика шум будет меньше, на сколько?

Вроде бы да, у альтеры ключевые слова DC and switching characteristics. В случае синхронной логики, мне кажется, нужно ориентироваться именно на фазовый шум pll (ксати, посмотрел там настройки есть, в зависимости от которых он меняется в разы - jitter optimization) и шумы портов (тут тоже думаю от стандарта зависит). Если Вы планируете делать связку плис с АЦП/ЦАП, которые будут питаться от общей частоты, то эти фазовые шумы не важны - там важно обеспечить попадание фронта/среза частоты в центр окна данных.

http://www.analog.com/library/analogDialog...timization.html - читать все. но, если по диагонали, то смотреть Summary of Clock-Driver Gates and Their Additive Jitter